上海
摩爾定律面臨物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)，全球芯片行業(yè)迫切需要探索新的演進(jìn)路線。
5月25日，電氣電子工程師學(xué)會(huì)（IEEE）在上海舉辦的國(guó)際電路與系統(tǒng)研討會(huì)上，華為公司發(fā)表了韜(τ)定律，提出以“時(shí)間 (τ) 縮微”替代“幾何縮微”，作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則。通過(guò)邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。
華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波表示，在過(guò)去六年的探索實(shí)踐中，華為公司設(shè)計(jì)并量產(chǎn)了381款遵循韜(τ)定律的芯片。即將于2026年秋季面世的麒麟芯片，更進(jìn)一步采用了基于韜(τ)定律的邏輯折疊技術(shù)，性能有望大幅提升。華為公司預(yù)計(jì)，到2031年，基于韜(τ)定律的高端芯片晶體管密度有望達(dá)到1.4納米制程的同等水平。
具體來(lái)看，邏輯折疊等核心技術(shù)，構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系。包括但不限于優(yōu)化晶體管和互連電阻及寄生電容，突破傳統(tǒng)平面布局的物理邊界，“軟件、架構(gòu)、芯片”全棧軟硬芯協(xié)同設(shè)計(jì)，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議等。
華為公司表示，在韜(τ)定律的路徑下，期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。
來(lái)源｜新華社
編輯｜瑜見(jiàn)
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