河南
快科技5月21日消息，AMD宣布代號Venice的下一代EPYC處理器，已采用臺積電2納米制程技術(shù)進(jìn)入量產(chǎn)，并計劃未來在臺積電亞利桑那州晶圓廠展開產(chǎn)能擴(kuò)展。
這是業(yè)界首款在臺積電2nm工藝上量產(chǎn)的高效能運算產(chǎn)品。
AMD董事長兼CEO蘇姿豐表示，在臺積電2nm上推進(jìn)Venice的量產(chǎn)是加速下一代AI基礎(chǔ)設(shè)施發(fā)展的重要一步。
她指出，隨著AI與智能體工作負(fù)載快速擴(kuò)展，客戶需要能更快從創(chuàng)新走向量產(chǎn)的平臺。
臺積電董事長魏哲家也回應(yīng)稱，AMD采用2nm工藝持續(xù)取得重大進(jìn)展，反映了領(lǐng)先制程技術(shù)與先進(jìn)設(shè)計創(chuàng)新結(jié)合的重要性。
Venice的量產(chǎn)正值A(chǔ)MD在服務(wù)器市場持續(xù)擴(kuò)大份額，AMD表示，隨著AI應(yīng)用從訓(xùn)練與推理擴(kuò)展至日益復(fù)雜的智能體工作負(fù)載，CPU在協(xié)調(diào)數(shù)據(jù)傳輸、網(wǎng)絡(luò)、存儲、安全及數(shù)據(jù)中心系統(tǒng)編排上的角色愈發(fā)關(guān)鍵。
AMD計劃將臺積電2nm工藝延伸至下一代EPYC Verano（第6代EPYC處理器），并將在該平臺上引入LPDDR內(nèi)存技術(shù)，以提供在功耗受限場景下所需的CPU性能、帶寬與能效。
值得注意的是，LPDDR此前在數(shù)據(jù)中心CPU領(lǐng)域幾乎未被采用，NVIDIA Vera CPU是全球首款采用LPDDR5X的數(shù)據(jù)中心處理器，AMD此舉意味著LPDDR正在成為下一代數(shù)據(jù)中心CPU的共性選擇。
在先進(jìn)封裝方面，AMD與臺積電的合作涵蓋SoIC-X與CoWoS-L等技術(shù)，已廣泛應(yīng)用于AMD完整的AI與數(shù)據(jù)中心產(chǎn)品組合中。
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