華為提出的“韜定律”到底是什么？

【文/觀察者網 心智觀察所】

5月25日，在上海舉行的國際電路與系統研討會（ISCAS 2026）這一匯聚全球頂尖半導體學者的學術盛會上，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式發布“韜（τ）定律”。

這是中國第一次在全球半導體領域提出指導產業發展的新原則，是一整套關于芯片性能到底該怎么持續提升的全新理論框架。

但在討論“韜定律”到底說了什么之前，有一個問題必須回答：好好的，為什么需要一個“新”定律？

這又要回到一個所有人都知道、但很少有人真正理解的困境：摩爾定律，真的不行了嗎？

“韜定律”轉變了什么思路？

其實，問題不在于摩爾定律本身“死了”，而在于它賴以運行的邏輯“幾何縮微”到了物理極限。

過去半個多世紀，芯片產業的規則很簡單：把晶體管尺寸越做越小，同等面積上堆更多器件，性能就能自動提升、功耗就能自動下降、成本就能自動攤薄。這套邏輯在幾十納米節點上都還跑得通，但從幾十納米走到幾納米，每一步的物理難度和工程成本都在指數級膨脹。

具體來說，當制程逼近2納米、1納米，一個原子就是一個“臺階”。量子隧穿效應開始搗亂，電子會在不該跑的地方“穿墻漏電”。電流越來越難控制，功耗散熱成了燙手山芋。建廠成本則越來越高，一座3nm晶圓廠動輒200億美元起步，全球玩得起的玩家從幾十家縮到了三四家。

一邊是微縮的邊際收益急劇遞減，一邊是AI、大模型、自動駕駛對算力呈指數級攀升的胃口。這個剪刀差，就是華為“韜定律”試圖回答的根本問題。

何庭波的答案是：別再死盯著“尺寸”，開始盯著“時間”。

這就是“韜定律”最核心的轉變：以“時間縮微”替代“幾何縮微”。

“韜定律”的四個層級優化

“時間縮微”聽起來有點抽象，但拆開來看并不復雜。在半導體的世界里，芯片的性能和晶體管密度，最終是由一個叫“時間常數τ”（希臘字母τ，中文發音“韜”）的東西決定的。它代表信號在芯片里從一個地方跑到另一個地方所需要的時間。信號跑得越快、路徑越短、延遲越低，單位時間內能處理的數據就越多，芯片的晶體管密度和性能自然也越高。

過去，業界提升性能的思路是“把晶體管做得更小”，這樣走線就能更密、信號不用跑太遠。華為的思路則是：在不顯著縮小晶體管尺寸的前提下，通過系統性地壓縮信號傳播時延，來實現同樣的效果。

這個思路聽起來有點像在上下班高峰期，不去擴建道路（擴寬尺寸），而是想辦法優化紅綠燈、設置潮汐車道、加修高架和地下通道，把交通流理順了，車速自然就提上來了。

華為實現這個思路的核心技術，叫“邏輯折疊”。

傳統芯片的電路布局是二維平面上的，信號在平面上左沖右突，很多時間花在了走線上。邏輯折疊的本質，是把電路布局從“一層樓”擴展成“多層樓”，把原本需要長距離橫向走線的關鍵路徑“折”起來，縱向疊放，從而大幅縮短信號傳播的物理距離。

而邏輯折疊只是華為多層級協同體系中的一個關鍵抓手。從華為此前公布的技術路線圖來看，“韜定律”構建了一個貫穿器件、電路、芯片到系統的四層級優化體系。

在最底層的器件層面，華為從優化晶體管的電阻、寄生電容入手，從物理底層最大限度壓縮時間常數τ，打好地基。

在電路層面，邏輯折疊技術突破傳統平面布局的物理邊界，把電路從單層“折”成雙層乃至多層。

在芯片層面，華為引入“軟件、架構、芯片”的全棧協同設計，基于實際工作負載去調配指令流和數據流，讓芯片只算必須算的東西，減少無效開銷，把端到端的執行時間壓到最低。

在最頂層的系統層面，華為還定義了“靈衢總線”，重構計算系統互聯協議，實現“超節點統一內存編址和原生內存語義”，讓數據在不同計算單元之間來回交換時幾乎不再有“堵車”的感覺。

這四個層級不是一個一個去優化的線性組合，而是像齒輪一樣咬合在一起。如果打個比方，傳統的芯片優化路徑，就像在一條越來越窄的窄路上拼命堆砌跑車。而“韜定律”把整個路線圖拉到了更寬的維度上：器件、電路、芯片、系統協同演進，信號跑得更快、算得更聰明。

“韜定律”的高端芯片目標

“韜定律”能不能成立，最終看產品。

何庭波在演講中提供了一個關鍵數字：過去六年，華為基于這條路徑已成功設計并量產了381款芯片，覆蓋通信、計算、終端、車載等各個領域。這是華為“韜定律”理論能夠站住腳的重要底氣。

真正讓市場期待的，是今年秋天即將發布的新一代麒麟手機芯片。按何庭波的說法，這顆芯片將完整采用邏輯折疊技術，基于全新的自由邏輯設計理念，由單層擴展至雙層，實現晶體管密度和系統性能的大幅躍升。

何庭波的原話是：“我們取得了一系列僅靠先進制程工藝難以取得的進步。”這可能意味著華為走通了一條不同于臺積電、三星、英特爾的獨立路線。

她還透露了一個更長遠的目標：到2031年，基于“韜定律”的高端芯片，晶體管密度將達到1.4納米制程的同等水平。這意味著華為將通過系統級的時間優化，實現與1.4nm工藝同等的集成密度和計算能力。

這到底是不是一條走得通的路線？何庭波的原話是：“我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑。”

全球半導體產業的新技術浪潮

如果“韜定律”可以被理解為從“空間”轉向“時間”的范式轉移，那么全球半導體產業的另一條主線，就是從“平面”走向“立體”。

有趣的是，這兩條線正在同一時間點上交匯。

以先進封裝、Chiplet異構集成和混合鍵合為代表的技術浪潮，正在以前所未有的速度和規模重塑芯片的性能邊界。它們與“韜定律”的核心思路異曲同工：不依賴晶體管本身的無限微縮，而是通過更聰明的集成和互連方式，推動系統級性能的持續躍升。

先看先進封裝。如果說過去幾十年，業界討論“幾納米”就是討論芯片的一切，那么從2024到2026年，討論話題的重心正在快速向先進封裝傾斜。根據Yole Group的數據，2025年全球先進封裝市場規模約531億美元，預計到2030年有望達到794億美元，年復合增長率約8.4%。更令人吃驚的是2.5D/3D封裝的增長速度：2023年至2029年間，其年復合增長率高達37%。

為什么漲得這么快？原因簡單粗暴：AI芯片需求爆了。以臺積電CoWoS為代表的先進封裝，把GPU核心和高帶寬內存（HBM）緊貼在一起，信號傳輸距離從毫米級壓縮到微米級，是AI大模型時代算力爆炸的“隱形底座”。數據顯示，目前全球2.5D與3D先進封裝產能仍供不應求，部分訂單從下單到交貨甚至超過一年，供應缺口高達約23%。全球頭部廠商正在掀起擴產狂潮：臺積電計劃布局七座先進封裝工廠，規劃到2027年將年產能從130萬片提升到200萬片，增幅約53.85%。

再看Chiplet（芯粒）。這項技術背后的邏輯是把一顆超大芯片拆成多個小芯粒，各自用最優制程做出來，再通過先進封裝“粘”在一起，有點像“把一塊大棋盤切成幾塊小拼圖再拼回去”。Chiplet架構在AI芯片中已經大面積鋪開，尤其對于國內芯片廠商來說，這項技術更具戰略意義：它允許部分核心模塊使用先進制程，而非關鍵的I/O、存儲模塊用成熟制程，有效彌補了先進制程受限的短板，實現了“用有限資源換系統級性能”。

如果說Chiplet是“搭積木”，那混合鍵合就是決定這些積木能不能搭得穩、搭得密的那把“膠水”。混合鍵合的突破性在于：它完全不需要焊料凸塊，直接讓銅和銅在原子層級接觸，實現芯片間銅-銅和氧化物-氧化物的直接鍵合。相比傳統熱壓鍵合，混合鍵合帶來的互連密度能提升一到兩個數量級，寄生電容極低，信號延遲和功耗都大幅下降。

這項技術被業界視為“后摩爾時代未來十年的必選技術路線”。從具體落地看，存儲巨頭們已經集體殺入。SK海力士和三星都在為下一代HBM高帶寬內存鋪路，預計混合鍵合將從HBM4開始引入，16層HBM的堆疊結構正在緊鑼密鼓地驗證中。混合鍵合設備市場的年復合增長率預計高達69%，遠超半導體行業的整體增速。

還有一個更前沿的方向：硅光互連與光電共封裝（CPO）。

信號傳輸的本質瓶頸，正在從芯片內部向芯片之間、乃至機柜之間的互連轉移。傳統的銅互連在高頻率下損耗大、距離有限，越來越撐不住大規模AI集群的帶寬需求。硅光互連的核心思路是用光代替電來傳信號，速度更快、延遲更低、功耗大幅下降。

臺積電在2026年5月的技術論壇上高調披露了其“三層蛋糕”AI平臺架構：底層是運算層（Compute），中間是封裝集成層（CoWoS/SoIC），最頂層是“未來最重要的”光子互連層（COUPE）。COUPE技術通過3D異質集成方式，將電子芯片與光子芯片垂直堆疊，使得組件之間距離極近，大幅降低電耦合損耗。據臺積電透露，今年已啟動全球首款采用COUPE技術的200Gbps微環調制器的量產，比特誤碼率低于一億分之一。相比傳統銅線，COUPE可使系統能效提升4倍、延遲降低10倍；若與封裝平臺深度整合，能效甚至可提升到10倍，延遲降低20倍。

國金證券在最新研報中明確指出：2026年是CPO的產業化元年。臺積電、英偉達、博通等產業鏈核心玩家已經跑步進場，標志著“光進銅退”在AI數據中心的大規模落地正式拉開帷幕。

結語

往長期看，華為“韜定律”與整個產業技術演進的方向是高度一致的。不論叫“時間縮微”還是叫“先進封裝”，背后的本質都是一個根本性的共識判斷：芯片性能的提升，不能再只依賴“把晶體管做小”。

真正的競爭正在轉移到一組新的維度上：互連密度、信號延遲、系統協同、垂直堆疊、光互連。這些維度的組合效應，遠比單純縮小一個節點要復雜、也要廣闊得多。用華為自己的話說，2026年到2035年，隨著大量探索性技術的逐步產品化，晶體管的密度將持續提升，工作頻率將持續增長，高性能芯片源源不斷。

何庭波在演講的結尾，說了一句意味深長的話：“未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。在‘韜定律’的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

芯片產業鏈太長、太復雜，沒有一個國家、一家公司能包攬全鏈條。包括光刻機在內的半導體設備、封裝基板的材料、EDA工具、CPO的標準體系……每一環都需要全球協作。華為提出“韜定律”，是在半導體行業尋找全新增長曲線的關鍵時刻，為世界提供一種兼容、開放、可供選擇的中國方案。

本文系觀察者網獨家稿件，文章內容純屬作者個人觀點，不代表平臺觀點，未經授權，不得轉載，否則將追究法律責任。關注觀察者網微信guanchacn，每日閱讀趣味文章。