又一個HBM殺手，曝光！

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這些年，HBM已經成為半導體行業最受關注的關鍵詞之一。隨著AI大模型、高性能計算以及數據中心需求的持續爆發，HBM憑借超高帶寬、低功耗等優勢，正在迅速成為高端算力芯片不可或缺的核心技術，并由此掀起新一輪存儲產業競爭。

但與此同時，HBM的發展也面臨著不小挑戰。無論是先進封裝帶來的工藝復雜度、良率與成本壓力，還是散熱、功耗以及產能供給等問題，都在考驗整個產業鏈的協同能力。在AI算力需求持續攀升的背景下，誰能率先突破這些瓶頸，誰就有機會在下一階段競爭中占據主動。

又因為市場如此龐大，HBM迎來很多挑戰者。最近，英特爾和軟銀通過其子公司Saimemory就對HBM發起新沖擊。

英特爾卷土重來？

英特爾曾經是DRAM行業開拓者和領導者，這是一個眾所周知的事實，但后來，在日本企業的步步緊逼之下，他們放棄了DRAM業務，轉向CPU，成就了當下的藍色巨人。這次，隨著人工智能的火熱，他們似乎躍躍欲試。據報道，由他們參與的Saimemory一直在開發一種替代目前流行的高帶寬內存（HBM）的技術，旨在為強大的AI加速器所使用的內存模塊提供更高的帶寬和容量。

SAIMEMORY是軟銀于2024年12月成立的子公司，旨在將下一代內存技術商業化。通過此次合作，SAIMEMORY將利用英特爾的技術專長，推進下一代內存架構和制造技術的研究與開發。這包括英特爾“先進內存技術（AMT）”計劃所建立的下一代內存基礎技術（該計劃由美國能源部支持），以及通過“下一代DRAM鍵合（NGDB）計劃”所展示的技術知識。

英特爾在DRAM領域的專業技術將應用于ZAM的開發，但軟銀發言人表示，ZAM“類似于一種先進的DRAM，并將采用全新的技術”。ZAM的名稱源于“Z軸”的概念。雖然技術細節尚未公布，但該發言人表示“我們正在考慮采用垂直堆疊結構”。

關于AMT，今年一月，時任英特爾政府技術首席技術官Joshua Fryman表示：“英特爾的下一代DRAM鍵合計劃展示了一種全新的內存架構和革命性的組裝方法，可顯著提升DRAM性能、降低功耗并優化內存成本。標準內存架構無法滿足人工智能的需求，因此NGDB定義了一種全新的方法，以加速我們邁向下一個十年?！?/p>

如今，使用高帶寬內存的系統往往以犧牲其他指標（例如容量）的性能為代價，換取更高的帶寬。NGDB 技術消除了高帶寬和雙倍數據速率 DRAM 之間的大部分權衡，同時顯著提高了能效。因此，NGDB 使得更多類型的應用程序和系統能夠利用高帶寬內存的優勢。

在該計劃下，一種新型堆疊方法和一種新型DRAM組織結構被開發出來。最初的原型驗證了這種新型組裝方法能夠克服現有技術的內存容量限制，而最新的原型則展示了采用新型堆疊方法的功能性DRAM。演示證實，NGDB技術可以結合起來，生產出高性能且可大規模生產的內存。

而在將于2026年6月舉行的VLSI大會上，Saimemory計劃發表一篇關于其新開發的HB3DM內存的論文。

據介紹，該內存基于Z-Angle Memory（ZAM）技術。ZAM指的是芯片的垂直（Z軸）堆疊方式，類似于傳統的HBM。然而，英特爾的目標是利用最先進的制造技術實現卓越的性能。第一代HB3DM將采用九層結構，并使用混合鍵合技術進行3D芯片布局。底層為邏輯層，用于管理芯片內部的數據傳輸，其上八層為DRAM層，用于數據存儲。每一層都包含約13,700個用于混合鍵合的TSV（通孔硅芯片）。

就容量而言，HB3DM 每層可提供約 1.125 GB 的容量，換算成每個內存模塊可達 10 GB。英特爾每平方毫米芯片可實現約 0.25 Tb/s 的內存帶寬，因此對于一個 171 平方毫米芯片面積的 10 GB 模塊，我們可以預期每個模塊的帶寬約為 5.3 TB/s。這些驚人的數據可能會迅速超越競爭對手 HBM4 內存，因為 HB3DM 提供了更高的帶寬。HBM4 的單棧速度約為 2 TB/s，不到 HB3DM 的一半。

然而，HB3DM 的容量有限，目前只有 10 GB，而 HBM4 的單棧容量最高可達 48 GB。隨著 HB3DM 技術的進步，英特爾可能會增加量產芯片的層數，但就目前而言，它已成為帶寬領域的領導者。

我們目前尚不清楚Saimemory何時推出這些內存芯片，也不清楚底層DRAM將由誰代工。不過，由于英特爾的參與，英特爾的晶圓廠可能會重新開始生產DRAM，盡管具體制程節點目前尚不明確。

隨著2026年超大規模集成電路（VLSI）大會的臨近，我們預計英特爾和軟銀將會公布更多關于其子公司Saimemory及其進展的信息。Saimemory計劃在2028年初完成原型產品，并在2029年推出商用產品。

真正的3D DRAM出招

如果對HBM有了解，我們知道這種高帶寬內存是通過一種堆疊實現的，這看起來和3D DRAM類似。

但實際上，HBM與3D DRAM雖然都與“3D堆疊”有關，但兩者并不是同一個概念。HBM本質上是一種面向AI、高性能計算等場景的高帶寬存儲產品，通過多層DRAM堆疊、TSV以及先進封裝技術，大幅提升數據帶寬和能效；而3D DRAM則更偏向下一代DRAM的底層技術路線，目標是突破傳統二維縮放瓶頸，通過垂直結構提升存儲密度、延續摩爾定律。

于是，行業在探索用3D DRAM來替代HBM，NEO Semiconductor正是其中的先行者。

NEO Semiconductor于4月23日宣布，其3D X-DRAM技術已成功通過概念驗證（POC），證明利用現有的3D NAND基礎設施可以制造出一種新型高密度DRAM。

此次發布的核心是該公司的3D X-DRAM 技術，這是一種新型DRAM，旨在通過采用垂直堆疊架構來突破傳統內存擴展的限制，從而實現更高的密度、更低的功耗以及對 AI 驅動型工作負載的更高適用性。

NEO的3D X-DRAM架構大量借鑒了3D NAND制造技術。據該公司稱，概念驗證芯片采用成熟的3D NAND工藝制造，包括現有設備和材料。這一點至關重要，因為先進存儲器開發的主要制約因素之一并非設計創新，而是制造成本和工藝兼容性。

POC測試芯片表明，3D X-DRAM可利用現有的3D NAND基礎設施制造，包括成熟的設備、材料和經濟高效的工藝。鑒于目前3D NAND的量產層數已超過300層，這些結果為下一代高密度3D DRAM鋪平了道路，同時驗證了其優異的電氣性能和可靠性。POC測試的主要結果包括：讀/寫延遲：<10 納秒；數據保持時間：85°C 下 >1 秒（比 64 毫秒 JEDEC 標準好 15 倍）；比特線干擾：在 85°C 下持續時間 >1 秒；字線干擾：在 85°C 時 >1 秒；耐力：>101?次循環。

據介紹，之所以能達成這樣的成就，主要得益于基于銦鎵鋅氧化物 (IGZO) 的設計——這種晶體材料因其在顯示技術中的應用而聞名——1T1C 和 3T0C 存儲單元可以像 3D NAND 一樣采用堆疊式結構，從而在保持節能的同時提升容量和吞吐量。

TechInsights高級技術研究員兼高級副總裁Jeongdong Choe表示：“在這個關鍵時刻，NEO Semiconductor取得了重大突破?！彪S著傳統DRAM的微縮技術接近極限，業界正轉向3D架構和新型單元技術，以滿足日益增長的人工智能和數據中心需求。NEO的硅基POC（概念驗證）代表著一個重要的里程碑，它證明了該技術超越理論概念的實際可行性。已公布的電氣性能和可靠性測試結果令人鼓舞，這一進展與業界向垂直擴展存儲器發展的路線圖相契合。正如過去十年向3D NAND的過渡一樣，我們現在正見證著超越傳統微縮極限的全新3D DRAM時代的到來?？吹竭@一愿景變為現實，著實令人振奮。

HBF，已成氣候

除了上述技術以外，擁有先發優勢的HBF，早就成為了HBM的替代候選之一。

不過，我們必須強調， HBF并非旨在完全取代HBM，而是作為其補充，共同構建更高效的內存層次結構。在AI推理任務中，HBM可用于處理對延遲敏感的熱數據，而HBF則適用于存儲和讀取大規模的非易失性數據集。由于NAND成本低于DRAM，HBF有望顯著降低AI系統的擴展成本，尤其在超大規模模型和邊緣計算場景中具有顯著優勢。

HBF 是 SanDisk在 2025年 2 月推出的下一代閃存概念，其核心架構類似于 HBM。HBM 作為支撐 AI 計算的核心技術，最近實現了快速增長，通過堆疊 DRAM 來實現大幅更高的速度（帶寬）和性能。HBF 則通過堆疊 NAND 閃存，不僅提升帶寬，還增加容量。雖然 HBM 是針對速度優化的存儲器——用于 AI 訓練的實時計算——HBF 則最大化容量。與 DRAM 不同，NAND 在無電源情況下可保留數據（非易失性），因此作為 AI 的新型存儲解決方案備受關注。

由于HBF 的基本組織原則借鑒了 HBM 的高帶寬芯片堆疊和并行接口設計，并將其調整為現代 NAND 閃存的非易失性、面向頁面的特性，所以該技術具備以下幾個特點：

芯片堆疊和硅通孔 ( TSV )： HBF 封裝由多個垂直堆疊的 3D-NAND 芯片組成，每個芯片通過 TSV 連接到控制器基芯片?；酒捎眠壿嫻に囍圃?，集成了所有通道控制器、糾錯 (ECC)、損耗均衡引擎以及用于高速并行傳輸的 PHY 電路；

HBM 型主機接口：該封裝暴露數百至數千個引腳，每個引腳支持多 Gb/s 信號傳輸。其 PHY 和引腳排列與 HBM 相同，可直接連接到加速器上現有的 HBM 控制器，或通過CXL或 PCIe 接口采用其變體；

DDR同步閃存I/O：在芯片和通道級別，通過雙倍數據速率（DDR）同步接口實現高帶寬信號傳輸。所有數據傳輸均在數據有效選通（DVS）信號的上升沿和下降沿進行，并由片上延遲鎖定環（DLL）協調。該架構保持了傳統的閃存引腳排列不變，從而確保了向后兼容性和封裝尺寸兼容性；

通道交錯：控制器支持通過“通道”進行復用（每個通道并行訪問多個閃存芯片）和多通道條帶化（單獨的并行總線），擴展聚合帶寬以飽和主機接口；

作為一種介于超高速內存HBM和高容量存儲設備SSD之間的新型內存層。HBF技術能夠彌合HBM高性能和SSD高容量之間的差距，確保AI推理所需的容量擴展性和能效。HBM負責處理高帶寬，而HBF技術則作為架構中的支撐層。具體而言，HBF技術有望降低總體擁有成本（TCO），同時提升人工智能系統的可擴展性。業界預測，包括HBF在內的復雜內存解決方案的需求將在2030年前后開始增長。

在人工智能推理市場，能夠同時提供HBM和HBF的全套內存解決方案公司的作用日益重要，因為CPU、GPU和內存的系統級優化決定了整體競爭力，而非單個芯片的性能。

然而，最近有消息指出，盡管4TB的HBF內存堆疊容量遠超HBM，但NVIDIA似乎對此并不感興趣。報道指出，谷歌已鎖定HBF內存的采購渠道，而HBF內存的樣品測試將于今年開始。

考慮到英偉達的地位，這為HBF的未來蒙上陰影。

HBM的“反擊”

面臨如此多挑戰者，HBM也在加緊演進。

去年五月，韓國頂尖國家級研究機構KAIST發布了一份長達371頁的報告，詳細闡述了高帶寬存儲器（HBM）技術到2038年的發展歷程，重點關注帶寬、容量、I/O接口寬度和散熱性能的提升。該路線圖涵蓋了從HBM4到HBM8的各個階段，包括封裝、3D堆疊、嵌入式NAND閃存的內存中心架構，以及基于機器學習的功耗控制方法等方面的改進。

需要強調的是，該文檔是關于在當前行業和研究方向下 HBM 技術的假想發展，而不是商業公司的實際路線圖。

如圖所示，HBM4 的單棧容量將從 288 GB 提升至 348 GB，HBM8 則從 5,120 GB 提升至 6,144 GB。同時，功耗也將隨性能提升而增加，HBM4 的單棧功耗為 75 W，而 HBM8 則為 180 W。

預計在 2026 年至 2038 年間，內存帶寬將從 2 TB/s 提升至 64 TB/s，數據傳輸速率也將從 8 GT/s 提升至 32 GT/s。此外，HBM 封裝的 I/O 寬度也將從目前 HBM3E 的 1,024 位接口提升至 HBM4 的 2,048 位，最終達到 HBM8 的 16,384 位。

而作為HBM的核心，DRAM技術也走到了分叉口。

據韓媒報道，三星電子和SK海力士似乎正在采取不同的策略來克服下一代DRAM在10納米以下超精細工藝（第七代、1D）中的物理限制：三星電子正在探索“垂直”方案，而SK海力士則在追求“平面極致”。

據業內人士6日透露，三星電子目前正在研發一種16層垂直堆疊DRAM（16層VS- DR AM）工藝。這種工藝不像在小塊土地上建造獨棟住宅那樣，而是像公寓樓一樣將單元垂直堆疊，以最大限度地提高面積效率。

為了實現這一目標，該公司正在考慮將環柵（GAA）技術應用于DRAM，該技術使晶體管柵極環繞溝道的四個側面。GAA技術最初應用于3納米或更小的尖端代工工藝（邏輯半導體）。

與現有結構相比，該技術能夠更精確地控制電流，從而大幅降低漏電流。然而，由于電容器的存在，在DRAM中實現這種結構十分困難。邏輯半導體主要由晶體管構成進行計算，而DRAM則采用1晶體管1電容（1T1C）結構。DRAM

設計面臨的挑戰是如何在狹小的單元內同時容納大容量電容器和GAA晶體管。此外，為了存儲足夠的電荷，電容器的長寬比也必須提高。

三星電子找到了一種解決方案：將電容器水平放置（豎直放置時容易傾倒），并逐層堆疊，同時采用單元上層（POC）技術。這種方法是將電路（Peri）放置在底部，單元（Cell）放置在頂部。這相當于將NAND閃存中使用的單元上層（Cell-on-Peri，COP）技術移植到DRAM中。

然而，SK海力士的研究方向是“4F2 Vertical Gate”DRAM，這與三星電子的方法截然不同。與現有的 6F2 結構相比，4F2 結構能夠將單個單元的面積減少 30% 以上。其目標是同時實現短期集成密度和成本競爭力。SK海力士應用了位線屏蔽 (BLS：Bit-Line Shieldin) 技術來抑制單元變窄引起的耦合噪聲（干擾），并加入了核心共享背柵 (Shared BG：Shared Back-Gate ) 技術來增強晶體管閾值電壓控制。

此外，該公司正在考慮采用“芯片減薄”技術來減薄芯片，以確保即使在晶圓鍵合結構中也能穩定運行。這被視為向 4F2 結構過渡的嘗試，并著眼于未來引入W2W的混合鍵合方法。

一位業內人士解釋說：“如果說 1c 代表了傳統結構的完成，那么 1d 則標志著僅僅縮小線寬已經不夠了——結構創新變得至關重要。誰的方法能率先被公認為標準，誰就能掌握下一代 DRAM 的關鍵?！?/p>

過去幾十年，半導體產業的主角始終是CPU、GPU等計算芯片，而存儲更多扮演“配角”。但隨著大模型參數規模突破萬億級、推理需求持續擴張，數據搬運、存儲帶寬、功耗以及容量，正在成為決定AI系統上限的核心變量。誰能率先解決“數據喂不飽GPU”的問題，誰就有機會重新定義下一代AI基礎設施。

這也是為什么，HBM雖然仍然炙手可熱，卻已經開始遭遇前所未有的挑戰。因為行業真正追求的，從來不是某一種具體技術，而是更高帶寬、更低功耗、更大容量、更低成本的終極平衡。

某種程度上，今天圍繞HBM展開的競爭，已經不只是一次存儲器升級，而更像是一場關于“后摩爾時代內存形態”的路線之爭。未來勝出的，也未必一定是HBM本身，而可能是那個最適合AI時代的新型存儲架構。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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