芯片ESD封神之作！IEEE 會士30年實戰心法終出中文版：《ESD設計與綜合》創芯大講堂首發！

◆編輯推薦◆

隨著半導體工藝持續迭代、芯片集成度不斷提升，靜電放電（ESD）已成為威脅集成電路可靠性與成品率的關鍵隱患，其對芯片造成的擊穿、閂鎖、性能衰減乃至永久性失效，直接影響產品良率、成本與市場競爭力，是半導體設計、制造、封裝測試全流程中必須重點防控的核心問題。

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本書作者Steven H.Voldman博士是ESD領域首位IEEE會士，擁有近30年IBM、臺積電等頂尖芯片企業實戰經驗，手握210余項美國專利，是ESD與閂鎖防護領域的公認權威，本書正是其經典著作《ESD: Design and Synthesis》的中文翻譯版。本書以貼近工程實操的獨特脈絡，系統傳授半導體芯片ESD設計的核心方法，摒棄傳統講解模式，聚焦版圖布局、電源軌網絡、信號引腳解決方案等關鍵環節，兼具前沿理念與稀缺內容。書中收錄DRAM、SRAM等多類芯片的真實實例，還補充了同類書籍未涉及的電源總線結構、保護環等核心話題，實用性極強。本書適合需要學習和參考ESD相關設計的工程師，以及微電子學、集成電路設計等專業的高年級本科生和研究生閱讀。

本書特點如下：

1.權威作者，業界標桿:ESD領域首位IEEE會士Steven H.Voldman博士執筆，近30年頂尖芯片企業實戰經驗，擁有210余項美國專利，是ESD與閂鎖防護領域公認權威。

2.實戰思路，貼合工程：首創自頂向下的ESD設計脈絡，從平面布局、電源網絡到保護環形成完整流程，更貼近真實設計團隊工作方法，實用性遠超傳統教材。

3.內容稀缺，填補空白：系統講解同類書籍未深入的電源總線結構、保護環設計與全芯片版圖集成，平衡設計綜合、版圖工程與校驗全環節。

4.海量實例，覆蓋全面：收錄DRAM、SRAM、微處理器、圖像處理芯片、混合電壓/混合信號等大量真實芯片案例，可直接借鑒用于項目落地。 ◆關鍵詞◆

半導體 芯片 集成電路 存儲器 微處理器 ASIC CMOS 靜電放電 ESD 閂鎖

◆圖書簡介◆

本書是Steven H. Voldman博士所著的ESD: Design and Synthesis的中文翻譯版。本書的目的在于教會讀者半導體芯片上ESD設計的“藝術”。全書的線索按照如下順序：版圖布局、結構、電源軌及電源軌的ESD網絡、ESD信號引腳解決方案、保護環還有一大批實現的實例。這條線索同其他已公開的大部分相關資料不同，但卻更貼近實際團隊在實現ESD設計過程中所采用的方法。除此之外，本書還介紹了當下處于熱議的許多結構和概念。同時還展示了如DRAM、SRAM、圖像處理芯片、微處理器、混合電壓到混合信號應用，以及版圖布局等實例。最后，本書還介紹了其他資料中尚未討論過的話題，包括電源總線結構、保護環、版圖布局。

本書適合需要學習和參考ESD相關設計的工程師，或需要學習ESD相關知識的微電子學和集成電路設計等專業高年級本科生和研究生閱讀。

◆ 目錄：◆

出版說明

作者簡介

譯者序

原書前言

原書致謝

第1章 ESD設計綜合

1.1 ESD設計綜合與系統結構流程 001

1.1.1 自頂向下的ESD設計 001

1.1.2 自底向上的ESD設計 002

1.1.3 自頂向下的ESD設計—存儲器芯片 003

1.1.4 自頂向下的ESD設計—ASIC設計系統 003

1.2 ESD設計—信號通路和備用電流通路 004

1.3 ESD電路和原理圖結構思想 005

1.3.1 理想的ESD網絡和直流電流-電壓設計窗口 006

1.3.2 ESD設計窗口 006

1.3.3 頻域設計窗口下的理想ESD網絡 008

1.4 半導體芯片和ESD設計方案的映射 010

1.4.1 半導體制造商之間的映射 010

1.4.2 ESD設計在不同工藝之間的映射 011

1.4.3 從雙極工藝向CMOS工藝的映射 012

1.4.4 從數字CMOS工藝向數模混合CMOS工藝的映射 013

1.4.5 從體硅CMOS工藝向絕緣襯底上的硅（SOI）工藝的映射 013

1.4.6 ESD設計—由CMOS向RF CMOS工藝的映射 014

1.5 ESD芯片結構和ESD測試標準 015

1.6 ESD測試 015

1.6.1 ESD質量鑒定測試 016

1.6.2 ESD測試模型 016

1.6.3 ESD特性測試 017

1.6.4 TLP測試 017

1.7 ESD芯片結構和ESD備用電流通路 018

1.7.1 ESD電路、I/O和核心 018

1.7.2 ESD信號引腳電路 019

1.7.3 ESD電源鉗位網絡 020

1.7.4 ESD軌間電路 021

1.7.5 ESD設計和噪聲 022

1.7.6 內部信號通路的ESD網絡 023

1.7.7 跨區域ESD網絡 023

1.8 ESD網絡、順序和芯片結構 024

1.9 ESD設計綜合—無閂鎖的ESD網絡 025

1.10 ESD設計思想—器件之間的緩沖 027

1.11 ESD設計思想—器件之間的鎮流 028

1.12 ESD設計思想—器件內部的鎮流 029

1.13 ESD設計思想—分布式負載技術 029

1.14 ESD設計思想—虛設電路 030

1.15 ESD設計思想—電源去耦 031

1.16 ESD設計思想—反饋環去耦 031

1.17 ESD版圖和布局相關的思想 032

1.17.1 設計對稱 032

1.17.2 設計分段 033

1.17.3 ESD設計思想—利用空白空間 034

1.17.4 ESD設計綜合—跨芯片線寬偏差（ACLV） 034

1.17.5 ESD設計思想—虛設圖形 036

1.17.6 ESD設計思想—虛設掩膜 036

1.17.7 ESD設計思想—鄰接 037

1.18 ESD設計思想—模擬電路技術 038

1.19 ESD設計思想—引線鍵合 038

1.20 設計規則 038

1.20.1 ESD設計規則檢查（DRC） 039

1.20.2 ESD版圖和原理圖（LVS） 039

1.20.3 電學電阻檢查（ERC） 039

1.21 總結和結束語 040

習題 040

參考文獻 041

第2章 ESD架構和平面布局

2.1 ESD平面布局設計 046

2.2 外圍I/O設計 047

2.2.1 焊盤限制的外圍I/O設計結構 047

2.2.2 焊盤限制的外圍I/O設計結構—交錯I/O 049

2.2.3 核心電路限制的外圍I/O設計結構 049

2.3 在外圍I/O設計結構中集成ESD電源鉗位單元 050

2.3.1 外圍I/O設計結構中在半導體芯片拐角處集成ESD電源鉗位單元 050

2.3.2 在外圍I/O設計結構中集成ESD電源鉗位單元—電源焊盤 051

2.4 在外圍I/O設計結構中集成ESD電源鉗位單元—主/從ESD電源鉗位單元系統 051

2.5 陣列I/O 053

2.5.1 陣列I/O—片外驅動模塊 053

2.5.2 陣列I/O四位組結構 054

2.5.3 陣列I/O成對結構 055

2.5.4 陣列I/O—全分布式 056

2.6 ESD架構—虛設總線結構 058

2.6.1 ESD架構—虛設VDD總線 059

2.6.2 ESD架構—虛設接地（VSS）總線 059

2.7 本地電壓電源供給結構 060

2.8 混合電壓結構 061

2.8.1 混合電壓結構—單電源供給 061

2.8.2 混合電壓結構—雙電源供給 063

2.9 混合信號結構 064

2.9.1 混合信號結構—二極管 065

2.9.2 混合信號結構—CMOS 066

2.10 混合系統結構—數字和模擬CMOS 066

2.10.1 數字和模擬CMOS結構 066

2.10.2 數字和模擬平面布局—模擬電路布局 068

2.11 混合信號結構—數字、模擬和RF結構 069

2.12 總結和結束語 070

習題 071

參考文獻 072

第3章 ESD電源網絡設計

3.1 ESD電源網絡 074

3.1.1 ESD電源網絡—ESD設計關鍵參數 074

3.1.2 ESD和備用通路—ESD電源網絡電阻的作用 074

3.2 半導體芯片阻抗 077

3.3 互連失效和動態導通電阻 078

3.3.1 互連動態導通電阻 078

3.3.2 鈦/鋁/鈦互連失效 079

3.3.3 銅互連失效 081

3.3.4 互連材料的熔點 082

3.4 互連連線和通孔指南 082

3.4.1 針對人體模型（HBM）ESD事件的互連連線和通孔指南 083

3.4.2 針對機器模型（MM）ESD事件的互連連線和通孔指南 084

3.4.3 針對充電設備模型（CDM）ESD事件的互連連線和通孔指南 084

3.4.4 針對人體金屬模型（HMM）和IEC 61000-4-2 ESD事件的互連連線和通孔指南 084

3.4.5 連線和通孔的ESD指標 085

3.5 ESD電源網絡電阻 085

3.5.1 電源網絡設計—ESD電源網絡輸入電阻 086

3.5.2 ESD輸入到電源網絡連接—沿ESD總線的電阻 087

3.5.3 電源網絡設計—ESD電源鉗位到電源網絡電阻評估 087

3.5.4 電源網絡設計—電阻評估 089

3.5.5 電源網絡設計分布表示 091

3.6 電源網絡版圖設計 093

3.6.1 電源網絡設計—電源網絡的開槽 093

3.6.2 電源網絡設計—電源網絡的分割 094

3.6.3 電源網絡設計—芯片邊角 094

3.6.4 電源網絡設計—金屬層堆疊 095

3.6.5 電源網絡設計—連線槽和編織狀電源總線設計 096

3.7 ESD規格電源網絡的注意事項 096

3.7.1 充電設備模型標準電源網絡和互連設計注意事項 097

3.7.2 人體金屬模型與IEC標準電源網絡和互連設計注意事項 097

3.8 電源網絡設計綜合—ESD設計規則檢驗方法 098

3.8.1 電源網絡設計分析—應用ESD虛擬設計級的ESD DRC方法 098

3.8.2 電源網絡設計綜合—應用ESD互連參數化單元的ESD DRC方法 099

3.9 總結和結束語 102

習題 102

參考文獻 103

第4章 ESD電源鉗位

4.1 ESD電源鉗位 106

4.1.1 ESD電源鉗位的分類 106

4.1.2 ESD電源鉗位的設計綜合—關鍵設計參數 107

4.2 ESD電源鉗位的設計綜合 108

4.2.1 瞬時響應頻率觸發元件及ESD頻率窗口 108

4.2.2 ESD電源鉗位頻率設計窗口 109

4.2.3 ESD電源鉗位的設計綜合—電壓觸發的ESD觸發元件 109

4.3 ESD電源鉗位設計綜合—ESD電壓鉗位分流元件 110

4.3.1 ESD電源鉗位觸發條件與分流單元失效 111

4.3.2 ESD鉗位元件—寬度縮放 112

4.3.3 ESD鉗位元件—導通電阻 112

4.3.4 ESD鉗位元件—安全工作區域 113

4.4 ESD電源鉗位問題 113

4.4.1 ESD電源鉗位問題—上電與斷電 113

4.4.2 ESD電源鉗位問題—誤觸發 113

4.4.3 ESD電源鉗位問題—預充電 113

4.4.4 ESD電源鉗位問題—充電延遲 114

4.5 ESD電源鉗位設計 114

4.5.1 本地的電源供給RC觸發MOSFET ESD電源鉗位 114

4.5.2 非本地的電源供給RC觸發MOSFET ESD電源鉗位 115

4.5.3 改良的反相器級反饋的ESD電源鉗位網絡 115

4.5.4 ESD電源鉗位設計綜合—正向偏置觸發的ESD電源鉗位 117

4.5.5 ESD電源鉗位設計綜合—IEC 61000-4-2響應的ESD電源鉗位 118

4.5.6 ESD電源鉗位設計綜合—對預充電與充電延遲不敏感的ESD電源鉗位 118

4.6 ESD電源鉗位設計綜合—雙極型ESD電源鉗位 119

4.6.1 應用齊納擊穿觸發元件的雙極型ESD電源鉗位 119

4.6.2 應用雙極晶體管BVCEO擊穿觸發元件的雙極型ESD電源鉗位 120

4.6.3 應用BVCEO雙極晶體管觸發及可變觸發串聯二極管

網絡的雙極型ESD電源鉗位 121

4.6.4 應用頻率觸發元件的雙極型ESD電源鉗位 121

4.7 ESD電源鉗位主/從系統 122

4.8 總結和結束語 123

習題 123

參考文獻 124

第5章 ESD信號引腳網絡的設計與綜合

5.1 ESD信號引腳結構 127

5.1.1 ESD信號引腳網絡的分類 127

5.1.2 ESD信號器件的ESD設計綜合—關鍵設計參數 129

5.2 ESD輸入結構—ESD和引線鍵合焊盤布局 129

5.2.1 ESD和引線鍵合焊盤的布局與綜合 130

5.2.2 引線鍵合焊盤間的ESD結構 130

5.2.3 分離I/O和引線鍵合焊盤 131

5.2.4 分離與焊盤相鄰的ESD 132

5.2.5 ESD結構部分位于焊盤下方 134

5.2.6 ESD結構位于焊盤下方和焊盤之間 134

5.2.7 ESD電路和RF焊盤集成 135

5.2.8 引線鍵合焊盤下的RF ESD信號焊盤結構 138

5.3 ESD設計綜合和MOSFET的布局 139

5.3.1 MOSFET關鍵設計參數 139

5.3.2 帶有硅化物阻擋掩膜版的單個MOSFET 142

5.3.3 串聯共源共柵MOSFET 143

5.3.4 三阱MOSFET 144

5.4 ESD二極管的設計綜合和版圖 144

5.4.1 ESD二極管的關鍵設計參數 145

5.4.2 雙二極管網絡的ESD設計綜合 146

5.4.3 二極管串的ESD設計綜合 147

5.4.4 背靠背二極管串的ESD設計綜合 148

5.4.5 差分對ESD設計綜合 148

5.5 SCR的ESD設計綜合 151

5.5.1 單向SCR的ESD設計綜合 152

5.5.2 雙向SCR的ESD設計綜合 154

5.5.3 SCR的ESD設計綜合—外圍觸發元件 154

5.6 電阻的ESD設計綜合和布局 155

5.6.1 多晶硅電阻設計布局 155

5.6.2 擴散電阻設計布局 155

5.6.3 p擴散電阻設計布局 156

5.6.4 n擴散電阻設計 157

5.6.5 埋置電阻 158

5.6.6 n阱電阻 159

5.7 電感的ESD設計綜合 161

5.8 總結和結束語 162

習題 162

參考文獻 164

第6章 保護環的設計與綜合

6.1 保護環的設計與集成 166

6.2 保護環的特性 166

6.2.1 保護環的效率 167

6.2.2 保護環理論—廣義雙極晶體管的視角 168

6.2.3 保護環理論—逃逸概率的視角 168

6.2.4 保護環—注入效率 169

6.3 半導體芯片劃片槽保護環 170

6.4 I/O到內核保護環 171

6.5 I/O到I/O保護環 172

6.6 I/O內部保護環 173

6.6.1 I/O單元內部保護環 173

6.6.2 ESD到I/O的片外驅動保護環 173

6.7 ESD信號引腳保護環 174

6.8 保護環元件庫 176

6.8.1 n溝道MOSFET保護環 176

6.8.2 p溝道MOSFET保護環 179

6.8.3 RF保護環 181

6.9 混合信號電路保護環—數字到模擬 181

6.10 混合電壓保護環—從高壓到低壓 182

6.11 無源和有源保護環 184

6.11.1 無源保護環 184

6.11.2 有源保護環 184

6.12 槽隔離保護環 185

6.13 硅通孔保護環 187

6.14 保護環DRC 188

6.14.1 內部閂鎖和保護環設計規則 189

6.14.2 外部閂鎖保護環設計規則 189

6.15 保護環和計算機輔助設計方法 190

6.15.1 內置的保護環 190

6.15.2 p-cell保護環 190

6.15.3 保護環p-cell的SKILL代碼 192

6.15.4 保護環電阻計算機輔助設計檢查 198

6.15.5 保護環調整的后處理方法 199

6.16 總結和結束語 200

習題 200

參考文獻 202

第7章 ESD全芯片設計—集成與結構

7.1 設計綜合與集成 206

7.2 數字設計 206

7.3 定制設計和標準單元設計 206

7.4 存儲器ESD設計 207

7.4.1 DRAM設計 207

7.4.2 SRAM設計 211

7.4.3 非揮發性RAM ESD設計 212

7.5 微處理器ESD設計 213

7.5.1 具有5~3.3V接口的3.3V微處理器 213

7.5.2 具有5~2.5V接口的2.5V微處理器 215

7.5.3 具有3.3~1.8V接口的1.8V微處理器 215

7.6 專用集成電路（ASIC） 216

7.6.1 ASIC ESD設計 216

7.6.2 ASIC設計門陣列標準單元I/O 216

7.6.3 多電源軌ASIC設計系統 217

7.6.4 具有電壓島的ASIC設計系統 218

7.7 CMOS圖像處理芯片設計 219

7.7.1 長/窄標準單元的CMOS圖像處理芯片設計 220

7.7.2 短/寬標準單元的CMOS圖像處理芯片設計 220

7.8 混合信號結構 221

7.8.1 混合信號結構—數字和模擬 222

7.8.2 混合信號結構—數字、模擬和RF 222

7.9 總結和結束語 224

習題 224

參考文獻 225

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◆ 前言：◆

《ESD設計與綜合》一書主要面向芯片的“架構師”、負責版圖布局的首席工程師、電路設計人員、版圖設計人員、ESD工程師以及計算機輔助設計（CAD）的集成團隊。在本書中，將會在設計綜合、設計集成、版圖工程和設計檢查校驗之間尋求平衡。

本書的第一個目的是介紹芯片ESD設計的“藝術”。

第二個目的是展示一套用來提供半導體芯片ESD保護的逐步方法。本書的流程主要包含平面布局、結構、電源軌、電源軌的ESD網絡、ESD信號引腳解決方案、保護環以及一些應用實例。這套流程和其他大部分書籍所介紹的方法將會有很大的不同，但卻更符合現實中設計團隊處理ESD問題所采用的流程。

第三個目的是向讀者介紹現今不斷出現的結構和思想。書中將展示DRAM、SRAM、圖像處理芯片、微處理器、混合電壓到混合信號應用及布局等實例。

第四個目的是介紹其他ESD書籍中沒有討論過的話題。這些話題包含電源總線結構、保護環和版圖布局。對于許多ESD工程師和電路設計者來說，這些都是基本常識；但對其他人來說卻并非如此。因此本書的很大一部分內容將介紹版圖排布、布局和集成。

本書涵蓋以下內容：

1）第1章簡要介紹了ESD設計的一些關鍵詞及基礎知識。在這一章中，從版圖、電路，到設計規則驗證等各方面介紹ESD的思想。為幫助讀者從一個更廣闊的視角來審視ESD設計綜合，本章為讀者提供了一個思想的“采樣器”。ESD設計綜合從最小的接觸孔，延伸到全芯片的集成。有了這樣的認識，讀者將可以了解到半導體設計中ESD設計準則所涵蓋的范圍。

作為后續章節的基礎，本章內容主要按照“自頂向下”的ESD設計方式排列。首先從版圖布局開始，依次介紹了總線結構、ESD電源鉗位、ESD輸入電路以及保護環。最后，以更多的版圖布局以及設計集成實例作為結尾。在之前的大部分介紹ESD的書籍中，大多重點介紹“自底向上”的ESD設計方式；而在現實的半導體設計中，大多遵從的是“自頂向下”的設計方式。

2）第2章主要討論芯片的結構。在這一章中，討論重點主要集中在ESD結構以及布局的思想上。這里主要介紹了“外圍I/O”和“陣列I/O”的結構，并且介紹了它們在全芯片的設計集成中是如何影響不同結構單元的位置的。本章主要探討本地電壓、混合電壓以及混合信號的芯片集成。

3）第3章主要討論了電源網絡的設計。這一章中繼續討論關于全芯片的ESD設計綜合。本章主要集中在互連連線、電源網絡的版圖以及設計本身。本章主要介紹了互連連線的魯棒性、互連連線失效以及全芯片ESD設計綜合的主要方法。同時本章還討論了ESD電源鉗位的集成問題。該問題將會延續到下一章。

4）第4章主要介紹了電源域和電源焊盤上的ESD電源鉗位。本章討論ESD電源鉗位電路。同時還討論ESD電源鉗位電路，ESD電源鉗位的分類、關鍵參數，以及一些特殊的設計。經過本章的學習，讀者將可以更加清晰地認識到ESD電源鉗位同半導體芯片的集成方式。

5）第5章主要集中介紹了ESD信號焊盤網絡。本部分討論ESD信號引腳的器件版圖及其與鍵合點的集成。同時涵蓋ESD信號引腳的分類、關鍵參數以及特殊的設計。本章重點介紹了ESD設計與焊盤的集成，包括從與焊盤相鄰的結構，到部分或全部在焊盤下的結構。內容涉及所有類型排布方式和方向的權衡。本章重點是器件版圖和集成。

6）第6章主要介紹了保護環和保護環的集成。在這一章中，從密封環開始，到有效區域、標準單元至標準單元、內部單元，再到下層的獨立器件，向讀者介紹了一種用于半導體芯片保護環“自頂向下”的設計綜合方式。另外還介紹了一種“自底向上”的設計方式，從獨立器件開始，到其在全芯片上的應用。這里還會展示一些特殊的結構和實例，來說明如何進一步完成區域和器件的隔離。最后提供一個小實驗，來展示利用兩種器件的全芯片實現來進行保護環設計綜合的可能性。

7）第7章提供了許多不同芯片版圖布局和結構的例子。在這一章中，重點集中在全芯片實現中設計綜合的例子上，提供DRAM、SRAM、微處理器、混合電壓、混合信號和RF運用領域的實例。作為ESD設計綜合的一部分，版圖對于ESD和CMOS閂鎖設計來說都是成功的關鍵因素。通過這些實例會使讀者了解ESD全芯片集成中的一些難題。結合本章及前6章的知識，讀者將能夠更好地理解在任意半導體芯片結構中進行全芯片ESD設計的策略。

本書是ESD系列書籍中的一本。為了使讀者建立起ESD保護方面更好的知識體系，推薦大家閱讀其他ESD和閂鎖的相關書籍。我們希望本書能夠涵蓋目前ESD設計綜合的趨勢和方向。

希望讀者能享受本書以及ESD設計綜合相關的主題。

Steven H. Voldman博士

IEEE會士

◆ 序言：◆

隨著半導體行業的持續發展與工藝的不斷革新，靜電放電（ESD）對于集成電路與半導體器件的損傷已經引起工程技術人員的強烈關注。在研究需要以及ESD保護領域發展的趨勢下，也為了推動中國在靜電保護領域的發展，使國內更多的設計人員與高等院校學子了解靜電保護領域，在機械工業出版社的大力支持下，由電子科技大學在靜電保護方向長期從事一線研究的教師們組織、領導并鼓勵一群對ESD保護領域充滿興趣的學生完成了本書的翻譯工作，將一本靜電保護領域的設計參考書籍奉獻給讀者。

本書既可作為高等院校微電子相關專業本科生及相關方向研究生教材，也可作為相關領域工程技術人員的參考資料。

參加本書翻譯工作的人員有電子科技大學微固學院靜電保護研究中心的劉俊杰教授、劉志偉教授、劉繼芝教授，何林峰、繆家斌、梁巍、張國彥、紀長志、劉毅、董艾華同學，以及華中科技大學鄒雪城教授和雷鑑銘教授。

鑒于譯者水平有限，書中難免存在不足和疏漏之處，敬請廣大讀者批評指正和諒解，在此表示衷心的感謝！

譯 者

◆ 作者簡介：◆

Steven H. Voldman博士由于在CMOS、SOI和SiGe工藝下的靜電放電（ESD）保護方面所作出的貢獻，而成為ESD領域的第一位IEEE會士。

他于1979年在布法羅大學獲得了工程學學士學位；并于1981年在麻省理工學院（MIT）獲得了電子工程碩士學位；以后又在MIT獲得第二個電子工程學位（工程碩士學位）；1986年他在IBM的駐地研究員計劃下從佛蒙特大學獲得了工程物理學碩士學位，并于1991年從該校獲得了電子工程博士學位。

他在IBM開發團隊工作已達25年，主要致力于半導體器件物理、器件設計和可靠性［如軟失效率（SER）、熱電子、漏電機制、閂鎖和ESD］的研究工作。Voldman博士參與閂鎖技術的研發已有27年之久。他的工作主要針對用于雙極型SRAM、CMOS DRAM、CMOS邏輯、SOI、BiCMOS、SiGe、RF CMOS、RF SOI、智能電源和圖像處理技術中的工藝和電路設計的研究。在2008年，他成為奇夢達DRAM開發團隊的一員，從事70nm、58nm和48nm CMOS工藝的研究。同年，他成立了一個公司，并作為臺積電45nm ESD和閂鎖開發團隊的一部分在其總部中國臺灣省新竹市工作。目前他作為ESD和閂鎖研發的高級首席工程師效力于Intersil公司。他在ESD和CMOS閂鎖領域獲得了210余項美國專利。

◆ 譯者簡介：◆

劉志偉，電子科技大學教授、博士生導師，于2010年8月獲得美國中佛羅里達大學電子工程專業博士學位，主要開展芯片上靜電保護器件設計與仿真、系統級靜電防護以及先進半導體器件建模等方向研究工作。在ESD防護器件方面有著15年的研究經驗，曾經在ADI、Intersil等知名公司工作或實習，所開發的ESD保護方案在多家半導體公司的芯片上大規模生產。獲得美國授權專利2項，中國國家發明專利12項，研究成果在IEEE相關期刊上發表論文70余篇。

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