北京
——印象最深的一句話是：自2020年自研芯片底層架構之路開啟，何庭波原計劃實現目前突破需要十年，現在只用了六年。
5月25日，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會ISCAS 2026上，華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講，發表了指導半導體產業發展的新原則——韜(τ)定律。
韜(τ)定律提出以“時間 (τ) 縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。
近年來，主導半導體產業半個多世紀的摩爾定律正面臨嚴峻的物理極限和經濟效益雙重挑戰。面對晶體管幾何縮微放緩，晶體管成本紅利消退等發展困境，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。韜(τ)定律正是解決該難題的有效路徑。
華為提出了“邏輯折疊（LogicFolding）”等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升：
器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；
電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；
芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；
系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。
何庭波詳細解讀了華為如何把韜(τ)定律應用到智能手機和AI計算領域的實踐。在過去六年的實踐中，基于韜(τ)定律，華為已成功設計并量產了381款芯片，廣泛覆蓋了千行百業的需求。
將于2026年秋季面世的麒麟芯片，率先采用了邏輯折疊技術，性能大幅提升。預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。
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