晶體管密度單代漲55%不靠新制程：華為“韜（τ）定律”說了什么

2026年5月25日，上海。

國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）主旨演講臺(tái)上，華為何庭波正式發(fā)表了半導(dǎo)體領(lǐng)域的“韜（τ）定律”。這個(gè)以時(shí)間常數(shù)τ（tau）命名的新 scaling 原則，指向一個(gè)讓整個(gè)半導(dǎo)體行業(yè)都必須面對(duì)的事實(shí)：

摩爾定律的幾何縮放時(shí)代已經(jīng)結(jié)束，下一個(gè)五十年的競(jìng)爭(zhēng)規(guī)則正在被重新書寫。

這不是一次概念發(fā)布會(huì)。支撐韜定律的，是華為半導(dǎo)體團(tuán)隊(duì)在2020年5月至2026年5月間完成量產(chǎn)的381顆芯片——覆蓋移動(dòng)終端、AI加速器、汽車電子、工業(yè)與基礎(chǔ)設(shè)施五大品類。其中最引人注目的實(shí)證來自兩個(gè)極端：一端是功耗僅數(shù)瓦的智能手機(jī)SoC，另一端是吉瓦級(jí)的AI訓(xùn)練集群。在這兩個(gè)跨度達(dá)十二個(gè)數(shù)量級(jí)的場(chǎng)景中，同一套方法論同時(shí)成立。

“摩爾定律從未關(guān)于尺寸，它關(guān)于時(shí)間”

行業(yè)習(xí)慣用納米衡量進(jìn)步，但何庭波在論文中拆解了一個(gè)被遮蔽了六十年的底層邏輯：摩爾定律的核心從來不是“讓晶體管變小”，而是“讓信號(hào)更快到達(dá)目的地”。晶體管變小是為了開關(guān)更快，互聯(lián)線路變密是為了傳輸更短，集成度提升是為了減少數(shù)據(jù)跨邊界次數(shù)——每一代技術(shù)迭代的本質(zhì)交付物，都是時(shí)間的壓縮。

從皮秒級(jí)的晶體管開關(guān)到秒級(jí)的數(shù)據(jù)中心任務(wù)響應(yīng)，空間縮放只是壓縮時(shí)間的工具。既然如此，為什么不直接以時(shí)間本身作為優(yōu)化目標(biāo)？這就是韜定律的核心主張。

它定義了一個(gè)貫穿晶體管、電路、芯片、系統(tǒng)四個(gè)層級(jí)的特征時(shí)間常數(shù)τ，并將τ的系統(tǒng)性縮減作為統(tǒng)一優(yōu)化目標(biāo)。頻率、延遲、帶寬、吞吐量——這些過去各自為政的指標(biāo)，全部收斂到同一個(gè)度量衡之下。工藝工程師、電路設(shè)計(jì)師、系統(tǒng)架構(gòu)師、軟件開發(fā)者，終于可以在同一套語言體系中討論問題。

論文將這一主張定位為自羅伯特·登納德1974年提出縮放理論以來，首個(gè)能夠貫穿整個(gè)計(jì)算架構(gòu)、建立統(tǒng)一優(yōu)化目標(biāo)的 scaling 原則。

登納德縮放解決了電壓與尺寸等比例縮減的問題，支撐了集成電路近三十年的性能功耗平衡，但在2005年前后率先失效，“暗硅時(shí)代”開啟。此后，工藝、電路、架構(gòu)、系統(tǒng)各層級(jí)各自為戰(zhàn)，性能優(yōu)化成為分散的局部行為，系統(tǒng)級(jí)時(shí)序淪為被動(dòng)殘差。

韜定律試圖重建這種全棧一致性。

它不取代摩爾定律或登納德縮放，而是將幾何縮放降格為眾多τ縮減手段中的一種。在這個(gè)框架下，封裝、存儲(chǔ)帶寬、互聯(lián)架構(gòu)的權(quán)重不亞于晶體管工藝節(jié)點(diǎn)，甚至更為關(guān)鍵。

這也意味著產(chǎn)業(yè)競(jìng)爭(zhēng)規(guī)則的重寫，論文直言，“競(jìng)爭(zhēng)優(yōu)勢(shì)不再需要永遠(yuǎn)駐留在光刻技術(shù)的最前沿”，封裝、存儲(chǔ)帶寬和互聯(lián)設(shè)計(jì)已經(jīng)獲得了此前僅由先進(jìn)邏輯節(jié)點(diǎn)獨(dú)占的戰(zhàn)略權(quán)重。對(duì)于無法獲取最先進(jìn)光刻設(shè)備的企業(yè)而言，這個(gè)判斷具有不言自明的意味。

從更長(zhǎng)的技術(shù)史來看，幾何縮放時(shí)代的終結(jié)分為兩個(gè)階段。2005年前后登納德縮放率先失效，電壓不再隨特征尺寸等比例下降；7納米之后，依靠FinFET和環(huán)繞柵極（GAA）架構(gòu)延續(xù)的幾何縮放紅利徹底見頂——速度飽和效應(yīng)使本征延遲與溝道長(zhǎng)度從二次相關(guān)退化為線性相關(guān)，局部互連寄生參數(shù)主導(dǎo)了延遲預(yù)算，掩模成本和EUV折舊將2納米節(jié)點(diǎn)單顆芯片設(shè)計(jì)預(yù)算推過十億美元。單晶體管成本在先進(jìn)節(jié)點(diǎn)已不再下降，甚至開始回升。維持了五十年的“每代晶體管更多、成本更低”的行業(yè)邏輯徹底瓦解。

不換光刻換拓?fù)洌簭氖謾C(jī)芯片到AI集群的實(shí)戰(zhàn)驗(yàn)證

2020年之后，先進(jìn)制程獲取受限成為既定約束。華為半導(dǎo)體團(tuán)隊(duì)面對(duì)的問題極為具體：工藝節(jié)點(diǎn)凍結(jié)的前提下，如何繼續(xù)實(shí)現(xiàn)單顆芯片的代際性能提升？答案是邏輯折疊（LogicFolding）——將數(shù)字、模擬和存儲(chǔ)電路拆分到垂直堆疊的有源層，通過超細(xì)間距混合鍵合實(shí)現(xiàn)層間互聯(lián)，從拓?fù)鋵用嬷貥?gòu)邏輯電路的空間分布。

傳統(tǒng)芯片設(shè)計(jì)把所有門電路平鋪在二維平面上，關(guān)鍵路徑上的信號(hào)線越長(zhǎng)，寄生電阻電容越大，時(shí)鐘頻率就越低。邏輯折疊打破這個(gè)平面假設(shè)，把關(guān)鍵路徑上的門電路分配到兩個(gè)甚至更多垂直堆疊的有源層。從電路設(shè)計(jì)者的視角看，多層芯片就像一個(gè)連續(xù)的整體結(jié)構(gòu)，器件跨層分布，信號(hào)走線長(zhǎng)度大幅縮減。實(shí)測(cè)數(shù)據(jù)直接體現(xiàn)在麒麟2026芯片上：

晶體管密度：從155 MTr/mm2 階梯式提升至238 MTr/mm2，漲幅約55%（實(shí)際計(jì)算值為53.5%）——以往需要三年幾何縮放才能達(dá)到的幅度 能效與主頻：SoC性能核能效提升41%，最高主頻漲幅近13%，回歸3.1 GHz 存儲(chǔ)性能：SRAM運(yùn)行頻率提升超40%，關(guān)鍵路徑縮短，單比特能耗降低 互連開銷：代表性處理核心時(shí)鐘緩沖器減少50%以上，時(shí)鐘偏差降低25%，布線長(zhǎng)度縮減約30%

麒麟CPU性能核主頻的迭代軌跡標(biāo)注了這個(gè)轉(zhuǎn)折：

從平面架構(gòu)時(shí)代年均不到0.1 GHz的爬升，到邏輯折疊時(shí)代單代約0.3 GHz的跳躍，趨勢(shì)線的斜率發(fā)生了根本性變化。論文同時(shí)披露，當(dāng)前流片版采用了“刻意保守”的策略——混合鍵合間距1.5微米，折疊僅應(yīng)用于關(guān)鍵路徑而非全芯片，TSV接點(diǎn)僅相較頂層金屬下移一層。預(yù)計(jì)到2031年，基于韜定律的芯片晶體管密度將突破400 MTr/mm2，據(jù)人民日?qǐng)?bào)報(bào)道，這一水平可與1.4納米制程相類比。

如果說智能手機(jī)SoC是韜定律的極端約束測(cè)試場(chǎng)，那么AI數(shù)據(jù)中心則是另一個(gè)極端。論文揭示了一個(gè)在AI算力圈被廣泛感知但少有系統(tǒng)論述的事實(shí)：超過80%的AI集群能耗消耗在數(shù)據(jù)移動(dòng)上，而非計(jì)算本身；超過70%的系統(tǒng)成本投入數(shù)據(jù)存儲(chǔ)。縮短數(shù)據(jù)在芯片間、機(jī)柜間、封裝內(nèi)的傳輸時(shí)間，與提升計(jì)算速度具有同等戰(zhàn)略優(yōu)先級(jí)。

華為在AI系統(tǒng)層面部署了三套協(xié)同架構(gòu)。

統(tǒng)一總線（Unified Bus）用一套全域?qū)Φ葏f(xié)議替代傳統(tǒng)多層級(jí)協(xié)議棧，實(shí)測(cè)將端到端遠(yuǎn)程訪問延遲從數(shù)十微秒壓縮至約100納秒，實(shí)現(xiàn)約500倍的τ縮減，大規(guī)模多機(jī)柜集群可近似為“一臺(tái)機(jī)器”運(yùn)行。

Hi-ONE光電互聯(lián)引擎提供單路8 Tb/s的封裝近距光互連帶寬，SerDes傳輸距離從約100厘米壓縮至5厘米，跨機(jī)柜傳輸距離從不足1米拓展至100米。

三維折疊（3D Folding）則解決了一個(gè)更根本的拓?fù)鋯栴}——在傳統(tǒng)2.5D封裝中，計(jì)算能力隨芯片面積按N2增長(zhǎng)，但內(nèi)存帶寬、互連和供電受限于芯片邊緣，僅按N增長(zhǎng)。三維折疊將供電、存儲(chǔ)和光互連從邊緣遷移至垂直表面，使其同樣進(jìn)入N2增長(zhǎng)軌道。

三套架構(gòu)形成閉環(huán)：統(tǒng)一總線定義系統(tǒng)級(jí)通信新范式，Hi-ONE解決物理層帶寬和距離瓶頸，3D Folding消除封裝拓?fù)涞南忍炀窒蕖ｎA(yù)計(jì)到2035年，基于這一體系的硬件集成度將實(shí)現(xiàn)超過100倍的增長(zhǎng)。昇騰990預(yù)計(jì)在2030年左右首次引入邏輯折疊技術(shù)，標(biāo)志著AI加速器架構(gòu)從平面扇出時(shí)代向立體集成時(shí)代的過渡。

“競(jìng)爭(zhēng)優(yōu)勢(shì)不再需要永遠(yuǎn)駐留在光刻技術(shù)最前沿”

如果僅把韜定律理解為幾項(xiàng)技術(shù)的組合，那就低估了它的野心。

其更深層的方法論聲明是：讓工藝、電路、架構(gòu)、軟件團(tuán)隊(duì)圍繞同一個(gè)度量衡協(xié)同優(yōu)化，任何單一層級(jí)的改進(jìn)必須傳遞到系統(tǒng)τ才有意義。“下一美元應(yīng)該跟隨τ，而不是節(jié)點(diǎn)”，論文的這個(gè)判斷，是對(duì)半個(gè)世紀(jì)以來以制程節(jié)點(diǎn)為中心的產(chǎn)業(yè)投資邏輯的直接挑戰(zhàn)。

論文同時(shí)提出了一個(gè)容易被技術(shù)細(xì)節(jié)遮蔽的產(chǎn)業(yè)判斷。

8086時(shí)代，處理器與存儲(chǔ)器被標(biāo)準(zhǔn)化總線刻意分離，兩大產(chǎn)業(yè)各自沿摩爾曲線獨(dú)立發(fā)展。AI時(shí)代正在逆轉(zhuǎn)這一分離趨勢(shì)：算力暴漲不斷觸及存儲(chǔ)帶寬、延遲和封裝的物理極限，HBM、混合鍵合、三維堆疊SRAM都是同一底層趨勢(shì)的不同表征。邏輯與存儲(chǔ)正在重新走向物理集成，供應(yīng)鏈話語權(quán)向存儲(chǔ)和封裝廠商傾斜。

技術(shù)方向已經(jīng)明確，但經(jīng)濟(jì)利益的分配規(guī)則尚未定型——論文將其定義為“未來十年行業(yè)必須解決的結(jié)構(gòu)性問題”。

論文以相當(dāng)篇幅列出了韜定律尚未解決的五個(gè)開放問題：

面向三維架構(gòu)的EDA工具鏈需要重建，現(xiàn)有工具面向二維平面設(shè)計(jì)時(shí)代開發(fā)，無法支持多層堆疊裸片的單元級(jí)跨層劃分； 晶圓間工藝偏差對(duì)時(shí)鐘分布和時(shí)序裕量構(gòu)成挑戰(zhàn)； 混合鍵合和TSV本身存在寄生損耗，邏輯折疊的工程可行性取決于“τ收益是否大于τ損耗”的核心不等式； τ是時(shí)間維度準(zhǔn)則而非能耗準(zhǔn)則，需要配套存儲(chǔ)語義總線、封裝近距光互連、背面供電和數(shù)據(jù)中心級(jí)DVFS等能耗優(yōu)化體系； 行業(yè)基準(zhǔn)測(cè)試體系需要從單指標(biāo)評(píng)估升級(jí)為τ剖面基準(zhǔn)。這些問題面向全行業(yè)開放，任何單一企業(yè)都無法獨(dú)立完成。

何庭波在演講末尾表達(dá)了開放合作的意愿：“未來一定屬于開放合作。在韜定律的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。”

從摩爾定律到登納德縮放，再到今天的韜定律，半導(dǎo)體產(chǎn)業(yè)的底層敘事每一次更替都伴隨著舊秩序的瓦解和新秩序的建立。韜定律能否成為定義下一個(gè)時(shí)代的框架，取決于不只是一家企業(yè)，而是整個(gè)產(chǎn)業(yè)鏈在未來六到十年的集體工程實(shí)踐。方向已經(jīng)標(biāo)定，但道路的每一米都需要鋪。（本文首發(fā)鈦媒體APP，作者 | AGI Signal，編輯 | 秦聰慧）

附論文地址：A Time Scaling Theory for Multi-Layer Electronic Systems

https://chinaxiv.org/abs/202605.00224