應(yīng)用材料對(duì)AI芯片的三點(diǎn)研判

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在應(yīng)用材料看來(lái)，如今的人工智能時(shí)代正在引發(fā)一場(chǎng)工程競(jìng)賽，各公司都面臨著類(lèi)似的挑戰(zhàn)。每家公司都在努力更快地交付更高性能的人工智能系統(tǒng)。但性能不再僅僅取決于計(jì)算能力。人工智能工作負(fù)載越來(lái)越依賴(lài)于數(shù)據(jù)傳輸：在許多情況下，數(shù)據(jù)傳輸消耗的能量與計(jì)算本身相當(dāng)，甚至更多。因此，降低每比特能耗可以在提升峰值計(jì)算能力的同時(shí)，進(jìn)一步提升系統(tǒng)級(jí)性能。

因此，實(shí)現(xiàn)節(jié)能型人工智能的途徑是通過(guò)系統(tǒng)級(jí)工程，涵蓋三個(gè)緊密相連的領(lǐng)域：

邏輯電路中，每瓦性能取決于高效的晶體管開(kāi)關(guān)、低損耗功率以及通過(guò)密集布線(xiàn)堆疊進(jìn)行信號(hào)傳輸。

內(nèi)存方面，帶寬和容量需求的激增暴露了內(nèi)存瓶頸，處理器性能的提升速度超過(guò)了內(nèi)存訪(fǎng)問(wèn)速度。

先進(jìn)的封裝技術(shù)，通過(guò) 3D 集成、芯片架構(gòu)和高密度互連，將計(jì)算和內(nèi)存更緊密地結(jié)合在一起，從而實(shí)現(xiàn)了單片式擴(kuò)展無(wú)法再滿(mǎn)足的系統(tǒng)設(shè)計(jì)。

這些領(lǐng)域無(wú)法再獨(dú)立優(yōu)化。邏輯效率的提升若缺乏足夠的內(nèi)存帶寬便會(huì)停滯不前。如果封裝無(wú)法在熱力學(xué)和機(jī)械約束條件下實(shí)現(xiàn)緊密集成，那么內(nèi)存帶寬的提升也將無(wú)濟(jì)于事。而封裝本身又受到前端器件制造和后端集成工藝精度的制約。

在埃級(jí)時(shí)代，最棘手的問(wèn)題出現(xiàn)在邊界處——封裝內(nèi)計(jì)算和存儲(chǔ)的邊界、前端和后端的集成，以及精確3D打印制造所需的緊密耦合工藝步驟。而正是這種邊界驅(qū)動(dòng)的復(fù)雜性，使得傳統(tǒng)的創(chuàng)新模式難以奏效。

幾十年來(lái)，半導(dǎo)體行業(yè)的研發(fā)模式就像一場(chǎng)接力賽。生態(tài)系統(tǒng)中的某個(gè)環(huán)節(jié)開(kāi)發(fā)出各項(xiàng)能力，然后通過(guò)集成和制造環(huán)節(jié)向下游傳遞，由芯片和系統(tǒng)設(shè)計(jì)師進(jìn)行評(píng)估，最后才反饋到下一個(gè)迭代階段。當(dāng)研發(fā)進(jìn)展主要由相對(duì)模塊化的步驟構(gòu)成，這些步驟可以獨(dú)立擴(kuò)展并直接融入制造流程時(shí)，這種模式是行之有效的。

但人工智能的發(fā)展進(jìn)程顛覆了這些規(guī)則。在埃級(jí)尺度上，物理定律決定了整個(gè)堆疊結(jié)構(gòu)之間不可避免的耦合：材料選擇決定了集成方案；集成方案定義了設(shè)計(jì)規(guī)則；設(shè)計(jì)規(guī)則決定了功率傳輸；布線(xiàn)決定了散熱預(yù)算；而散熱最終限制了封裝尺寸的縮小。系統(tǒng)架構(gòu)師根本無(wú)法等待10到15年的時(shí)間，讓每一項(xiàng)主要的半導(dǎo)體技術(shù)變革都成熟。

長(zhǎng)遠(yuǎn)眼光對(duì)于使材料創(chuàng)新與新興器件架構(gòu)保持一致至關(guān)重要，也是開(kāi)發(fā)將兩者以可制造的精度集成所需的工具和工藝的關(guān)鍵。在應(yīng)用材料公司，我們與客戶(hù)攜手，正在規(guī)劃未來(lái)3-4代產(chǎn)品的發(fā)展路線(xiàn)圖，其視野甚至延伸至未來(lái)10年。

埃時(shí)代要求我們打破壁壘，匯聚業(yè)內(nèi)頂尖人才——從領(lǐng)先企業(yè)到一流學(xué)術(shù)機(jī)構(gòu)。如果問(wèn)題是相互關(guān)聯(lián)的，解決方案也必須是相互關(guān)聯(lián)的。如果時(shí)間緊迫，學(xué)習(xí)周期也必須相應(yīng)縮短。僅僅創(chuàng)新是不夠的——我們必須創(chuàng)新創(chuàng)新的方式。

加速高級(jí)邏輯

邏輯運(yùn)算仍然是人工智能計(jì)算的核心。然而，在埃級(jí)精度時(shí)代，系統(tǒng)級(jí)的性能提升越來(lái)越受到功耗和能耗的制約。如今，提升人工智能性能取決于能夠提供更高每瓦性能的架構(gòu)——這加速了向3D器件（例如環(huán)柵晶體管（GAA））的轉(zhuǎn)型，這些器件能夠在保持能效的同時(shí)，在緊湊的尺寸內(nèi)提高密度。

這些架構(gòu)變革正以前所未有的規(guī)模展開(kāi)，邏輯路線(xiàn)圖已超越第一代 GAA，邁向更先進(jìn)的設(shè)計(jì)。一個(gè)關(guān)鍵的例子是采用背面供電的 GAA，它將粗電源線(xiàn)移至晶圓背面，從而降低電阻損耗，并釋放正面布線(xiàn)空間，實(shí)現(xiàn)更緊密的邏輯單元集成。另一個(gè)例子是將相鄰的 GAA PMOS 和 NMOS 晶體管更緊密地排列在一起，并在它們之間插入介質(zhì)隔離層，以最大限度地減少電干擾。更進(jìn)一步，互補(bǔ)型場(chǎng)效應(yīng)晶體管 (CFET) 通過(guò)將 PMOS 和 NMOS 器件直接堆疊在一起，進(jìn)一步推動(dòng)了密度的縮小。

雖然這些架構(gòu)在不完全依賴(lài)更精密的微影工藝的情況下，顯著提升了每瓦性能和邏輯密度，但它們也大幅增加了集成復(fù)雜性。如今，制造單個(gè) GAA 器件可能需要超過(guò) 2000 個(gè)緊密相關(guān)的工藝步驟。與此同時(shí)，為了連接這些先進(jìn)的邏輯器件，布線(xiàn)堆疊也變得越來(lái)越高、越來(lái)越密集。目前正在研發(fā)的現(xiàn)代尖端 GPU，在比郵票略大的區(qū)域內(nèi)集成了超過(guò) 3000 億個(gè)晶體管，并通過(guò)超過(guò) 2000 英里的布線(xiàn)相互連接。

在如此復(fù)雜的層面上，用于制造這些精密3D器件和布線(xiàn)堆疊的工藝步驟無(wú)法獨(dú)立優(yōu)化。設(shè)計(jì)和工藝必須同步演進(jìn)，材料創(chuàng)新和制造方法也必須與器件架構(gòu)同步發(fā)展。EPIC的協(xié)同創(chuàng)新模式旨在加速這種融合，使邏輯計(jì)算能夠按照路線(xiàn)圖要求的速度，持續(xù)推進(jìn)人工智能的前沿發(fā)展。

為內(nèi)存路線(xiàn)圖提供動(dòng)力

與此同時(shí)，人工智能計(jì)算時(shí)代正在從根本上重塑數(shù)據(jù)的生成、傳輸和處理方式，使得內(nèi)存技術(shù)，尤其是DRAM，成為實(shí)現(xiàn)人工智能系統(tǒng)所需節(jié)能性能的核心。隨著模型規(guī)模的擴(kuò)大和數(shù)據(jù)需求的增加，DRAM的發(fā)展路線(xiàn)圖正在轉(zhuǎn)向能夠提供更高密度、更大帶寬和更快每瓦訪(fǎng)問(wèn)速度的架構(gòu)。

在DRAM單元層面，這種轉(zhuǎn)變正推動(dòng)著從6F2埋溝道陣列晶體管（BCAT）向更緊湊的4F2架構(gòu)過(guò)渡，后者將晶體管垂直排列，以提高密度并減小芯片面積。展望4F2之后，要持續(xù)提升每瓦性能，就需要超越單純二維縮放所能達(dá)到的水平。因此，業(yè)界正轉(zhuǎn)向3D DRAM，通過(guò)垂直堆疊存儲(chǔ)單元，在有限的空間內(nèi)增加容量。隨著這些結(jié)構(gòu)的高度增加和縱橫比的提高，三維高遷移率材料的工程設(shè)計(jì)對(duì)于性能和可靠性變得愈發(fā)重要。

除了存儲(chǔ)單元陣列之外，縮小DRAM尺寸的另一個(gè)有效途徑是縮小外圍電路，包括邏輯晶體管和互連線(xiàn)路。一種新興方法是將部分外圍功能置于DRAM陣列下方，通過(guò)多層布線(xiàn)將兩片晶圓鍵合在一起——一片晶圓針對(duì)DRAM單元進(jìn)行了優(yōu)化，另一片晶圓針對(duì)CMOS邏輯進(jìn)行了優(yōu)化。

與此同時(shí)，DRAM性能正通過(guò)利用存儲(chǔ)器外圍邏輯電路中經(jīng)過(guò)驗(yàn)證的增強(qiáng)技術(shù)來(lái)提升。這些技術(shù)包括嵌入式硅鍺和應(yīng)力膜等遷移率增強(qiáng)器，以及改進(jìn)的低介電常數(shù)材料和先進(jìn)的銅互連等布線(xiàn)升級(jí)。存儲(chǔ)器制造商也正遵循邏輯電路路線(xiàn)圖，將外圍晶體管從平面器件過(guò)渡到FinFET架構(gòu)，以進(jìn)一步提高I/O速度。這些重要的技術(shù)革新是EPIC項(xiàng)目的核心使命——它們可以與合作伙伴共同開(kāi)發(fā)，并快速驗(yàn)證，以應(yīng)用于下一代存儲(chǔ)器系統(tǒng)。

采用先進(jìn)封裝技術(shù)的驅(qū)動(dòng)系統(tǒng)擴(kuò)展

隨著數(shù)據(jù)移動(dòng)成為人工智能系統(tǒng)中主要的能源消耗，先進(jìn)的封裝技術(shù)已成為提高系統(tǒng)級(jí)效率的關(guān)鍵手段——縮短互連距離、提高帶寬密度，并降低邏輯和內(nèi)存之間移動(dòng)數(shù)據(jù)所需的功率。

高帶寬內(nèi)存 (HBM) 的出現(xiàn)標(biāo)志著這一發(fā)展路徑上的一個(gè)重要轉(zhuǎn)折點(diǎn)。通過(guò)堆疊 DRAM 芯片（可擴(kuò)展至 16 層甚至更多），并將內(nèi)存放置在更靠近處理器的位置，HBM 能夠快速訪(fǎng)問(wèn)日益龐大的工作數(shù)據(jù)集。這在帶寬和能效方面都帶來(lái)了階躍式的提升。

更廣泛地說(shuō)，HBM等3D封裝技術(shù)的興起凸顯了先進(jìn)封裝技術(shù)在人工智能時(shí)代的重要性。如今，封裝技術(shù)能夠解決僅靠邏輯和存儲(chǔ)器件的微縮已無(wú)法克服的系統(tǒng)級(jí)限制。此外，隨著人工智能工作負(fù)載對(duì)能夠整合邏輯、存儲(chǔ)器和針對(duì)特定任務(wù)優(yōu)化的專(zhuān)用加速器的靈活設(shè)計(jì)的需求日益增長(zhǎng)，封裝技術(shù)也使得系統(tǒng)架構(gòu)從單芯片系統(tǒng)向基于芯片組的架構(gòu)轉(zhuǎn)變成為可能。

推動(dòng)這一發(fā)展路線(xiàn)圖的關(guān)鍵技術(shù)是混合鍵合。隨著互連間距接近芯片上布線(xiàn)，傳統(tǒng)的凸點(diǎn)和微凸點(diǎn)在密度、功耗和信號(hào)完整性方面都遇到了根本性的限制?；旌湘I合技術(shù)通過(guò)顯著提高互連和I/O密度來(lái)消除這些障礙，從而支持從內(nèi)存堆疊到更緊密的計(jì)算-內(nèi)存集成等各種芯片架構(gòu)。

隨著 HBM 堆疊等鍵合結(jié)構(gòu)尺寸增大、結(jié)構(gòu)日益復(fù)雜，翹曲控制、芯片布局、堆疊對(duì)準(zhǔn)和熱管理成為首要挑戰(zhàn)。

（來(lái)源：編譯自IEEE）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀(guān)點(diǎn)，半導(dǎo)體行業(yè)觀(guān)察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀(guān)點(diǎn)，不代表半導(dǎo)體行業(yè)觀(guān)察對(duì)該觀(guān)點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀(guān)察。

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