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當我最初開始設計500納米制程的芯片時，命名規則仍然基于實際的物理尺寸。像500納米、350納米、180納米和130納米這樣的數字不僅僅是市場宣傳的標簽；它們大致對應于實際可制造的最小特征尺寸或柵極長度。在那個年代，工藝名稱能夠準確地告訴你你所工作的“畫布”的物理尺寸。
在此期間，摩爾定律以數學般的精確度運行。每隔18到24個月，芯片特征尺寸大約按1/√2 ≈ 0.7倍的比例縮小。這種可預測的節奏意味著每一代芯片的面積都減半，晶體管密度翻倍，從而使工藝節點數和芯片物理尺寸保持完美同步。
名稱與尺寸之間的關聯在 20 世紀 90 年代中期，大約在0.25 微米（250 納米）節點附近開始變得模糊。在 0.35 微米之前，英特爾和其他代工廠幾乎保持著節點名稱與柵極長度之間的一一對應關系。然而，隨著我們進一步向亞微米領域推進，光刻技術的局限性和互連電阻使得尺寸縮放變得更加復雜。
到了2000年代，半間距（具體來說是接觸柵極間距和金屬間距）成為衡量真正密度縮放的關鍵指標。這種分歧在2010年代中期達到了臨界點。盡管制程節點名稱繼續向下縮小——22nm、16/14nm、10nm、7nm——但柵極間距和金屬間距的物理縮小速度卻顯著放緩。
從7nm 工藝世代開始，節點名稱正式與物理尺寸分道揚鑣。
隨著平面 MOSFET 達到其物理極限，業界轉向FinFET ，并最終發展到GAA（環柵）架構。雖然這些 3D 結構極大地提升了性能和靜電控制，但 2D 幾何尺寸的縮小成本卻高得令人難以承受。多重曝光成本飆升，即使引入EUV（極紫外）光刻技術也無法恢復以往的物理尺寸縮小速度。
代工廠并沒有采用純粹的幾何尺寸縮減，而是采用了“等效縮放”方法。這種方法側重于通過以下方式提升功耗、性能和面積 (PPA) ：
DTCO（設計-技術協同優化）
新材料（高介電常數金屬柵極、鈷/釕互連）
創新架構（背面供電/BSPDN）
要了解差距有多大，請看當今最先進工藝的實際硅測量結果。
如圖所示，“3nm”（N3）工藝的實際接觸柵極間距約為48nm 。“3nm”標簽代表的是性能和密度的代際飛躍，而非3納米的物理尺寸。
如果這些數字不再“真實”，為什么還要保留它們？原因有二：一是歷史延續性，二是市場營銷。
過去40多年來，芯片制造行業一直遵循對數增長曲線。通過延續這一序列（10nm → 7nm → 5nm → 3nm → 2nm ），代工廠得以維持摩爾定律仍在推進的說法。這為客戶提供了一個簡化的基準，也為臺積電、三星和英特爾這三大巨頭提供了一個競爭的衡量標準。
自500納米時代起我就從事半導體行業，我清楚地認識到，7納米里程碑之后，“納米”這個單位已經失去了它原本的含義。如今，制程節點名稱已成為一種品牌標識和代際標志。
對于現代工程師而言，“數量”已不再重要。真正重要的是其背后的關鍵指標：CPP（每平方毫米晶體管數量）、金屬間距、MTr/mm2（每平方毫米晶體管數量，單位為百萬個）以及SRAM位單元尺寸。隨著我們邁向臺積電的N2和英特爾的18A ，我們必須牢記，我們購買的不僅僅是更小的數字——我們購買的是后硅時代更高層次的技術。
（來源：半導體行業觀察綜合）
*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。
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