PCIe 8.0 規(guī)范草案發(fā)布： 速度高達(dá)1TB/s

PCI-SIG宣布PCIe 8.0規(guī)范草案0.5現(xiàn)已面向會(huì)員發(fā)布，標(biāo)志著首個(gè)正式草案提前完成。完整的PCIe 8.0規(guī)范仍計(jì)劃于2028年發(fā)布，在x16配置下可提供高達(dá)256GT/s的原始傳輸速率和高達(dá)1.0TB/s的雙向帶寬。

這是繼PCI-SIG此前發(fā)布的PCIe 8.0之后的下一步舉措。草案0.5整合了成員對2025年9月發(fā)布的草案0.3規(guī)范的反饋意見，PCI-SIG表示該標(biāo)準(zhǔn)仍將按計(jì)劃于2028年發(fā)布完整規(guī)范。

PCI-SIG 的主要幻燈片顯示了基本目標(biāo)：PCIe 8.0 將 PCIe 7.0 的速度從 128 GT/s 提高到 256 GT/s，同時(shí)保持 PAM4 信號和 FLIT 編碼。

分代路線圖非常重要，因?yàn)?PCIe 7.0 于 2025 年 6 月才剛剛向成員發(fā)布。PCIe 8.0 并非近期平臺功能，但 2028 年的目標(biāo)可以告訴芯片、連接器、重定時(shí)器供應(yīng)商和平臺團(tuán)隊(duì)，互連標(biāo)準(zhǔn)的未來版本將朝著哪個(gè)方向發(fā)展。

理解此次更新的一個(gè)有效方法是從通道帶寬的角度出發(fā)。PCI-SIG 的帶寬表顯示，PCIe 8.0 將 x16 鏈路的傳輸速度提升至 1TB/s，即使是 x4 鏈路也能達(dá)到 256GB/s。這對于未來的加速器、網(wǎng)卡、固態(tài)硬盤以及與 CXL 相關(guān)的平臺設(shè)計(jì)來說，意味著巨大的 I/O 帶寬。如果您需要經(jīng)常計(jì)算或參考 PCIe 速度，那么這張圖表絕對是您必備的參考資料之一。

合規(guī)時(shí)間通常晚于最終規(guī)范發(fā)布。PCI-SIG 表示，集成商名單通常在完整規(guī)范發(fā)布三年后最終確定，初步測試通常在 1.0 版本發(fā)布兩年后開始。早期產(chǎn)品可能在正式合規(guī)之前上市，但合規(guī)計(jì)劃有助于更廣泛的生態(tài)系統(tǒng)互操作性。

人工智能平臺顯然是壓力點(diǎn)之一。PCIe 仍然是 CPU、GPU、加速器、內(nèi)存擴(kuò)展、存儲(chǔ)和網(wǎng)絡(luò)設(shè)備之間主要的 I/O 接口。隨著加速器平臺的發(fā)展，PCI-SIG 指出，更高的速度、無序 I/O 和 MultiLink 技術(shù)是提升帶寬和降低延遲的關(guān)鍵。

隨著信號傳輸速度的提升，電氣傳輸距離變得越來越短，因此光通道 PCIe 技術(shù)的重要性日益凸顯。PCI-SIG 于 2025 年 6 月發(fā)布了適用于 PCIe 6.0 和7.0 兼容設(shè)計(jì)的光學(xué)感知重定時(shí)器 ECN ，并計(jì)劃在 PCIe 8.0 中推出光學(xué)更新。正因如此，我們才看到了諸如Microchip 的 PCIe Gen5 x16 over QSFP56-DD 、 Kioxia 的 AIO Core 以及 Kyocera 的 PCIe Gen5 over Optics SSD 等演示。

銅纜是該平臺的重要組成部分。CopprLink 的內(nèi)部和外部規(guī)范目前支持 PCIe 5.0 和 PCIe 6.0，并計(jì)劃支持 PCIe 7.0 和 PCIe 8.0。這一點(diǎn)至關(guān)重要，因?yàn)槲磥淼南到y(tǒng)需要比僅靠主板上的短走線所能提供的更大的拓?fù)潇`活性。

圍繞下一代 PCIe 仍然有很多活動(dòng)。

PCIe 8.0 草案 0.5 代表著 I/O 互連領(lǐng)域的穩(wěn)步發(fā)展，因?yàn)槿斯ぶ悄芎蛿?shù)據(jù)中心工作負(fù)載對帶寬的需求日益增長。2028 年的正式發(fā)布目標(biāo)為芯片供應(yīng)商提供了充足的時(shí)間，以便在規(guī)范最終確定后開發(fā)符合要求的產(chǎn)品。光纖和銅纜的并行開發(fā)將有助于系統(tǒng)設(shè)計(jì)人員管理信號完整性并克服傳輸距離方面的挑戰(zhàn)。每個(gè)通道的帶寬都非常驚人，這讓我們對未來幾代服務(wù)器充滿期待。

為什么速度再次翻倍很重要

從上面介紹可以看到，I/O 帶寬每 3 年翻一番，這其實(shí)非常重要。

現(xiàn)代計(jì)算處理的數(shù)據(jù)量遠(yuǎn)遠(yuǎn)超過了以往幾代 I/O 的設(shè)計(jì)承載能力。人工智能訓(xùn)練集群、加速分析、智能網(wǎng)卡和存儲(chǔ)設(shè)備都在不斷挑戰(zhàn)現(xiàn)有主機(jī)到加速器以及加速器到加速器之間鏈路的承載極限。單個(gè) x16 接口的處理速度突破每秒 TB 級，有助于重新平衡服務(wù)器內(nèi)部的縱向擴(kuò)展流水線（CPU?GPU、GPU?GPU、設(shè)備?設(shè)備）以及與高速網(wǎng)絡(luò)的橫向擴(kuò)展鏈路。在 800G/1.6T 及未來以太網(wǎng)時(shí)代，主機(jī)接口必須避免成為瓶頸。

這些轉(zhuǎn)變并非抽象概念。它們會(huì)影響拓?fù)浣Y(jié)構(gòu)、機(jī)架布局、網(wǎng)絡(luò)結(jié)構(gòu)、內(nèi)存池策略以及整個(gè)系統(tǒng)的經(jīng)濟(jì)性。

帶寬翻倍使 PCIe 憑借其互操作性、可靠性和高質(zhì)量的 PHY，能夠?qū)崿F(xiàn)更低的延遲連接，從而繼續(xù)保持其在機(jī)箱內(nèi)和機(jī)架內(nèi)鏈路領(lǐng)域的領(lǐng)先標(biāo)準(zhǔn)地位。與任何其他替代技術(shù)相比，這充分利用了現(xiàn)有基礎(chǔ)設(shè)施，并能最大限度地降低未來部署的風(fēng)險(xiǎn)，簡化實(shí)施過程。

未來工程挑戰(zhàn)

多個(gè)技術(shù)方面將決定設(shè)計(jì)能否在實(shí)際功耗和成本范圍內(nèi)達(dá)到 PCIe 8.0 的性能目標(biāo)：

• 通道長度和材料。更高的奈奎斯特頻率會(huì)收緊插入損耗預(yù)算，并使銅箔長度更具挑戰(zhàn)性。PCB材料、連接器、過孔結(jié)構(gòu)和更短的內(nèi)部走線都成為關(guān)鍵變量。隨著速度的提高，重定時(shí)器預(yù)計(jì)將得到更廣泛的應(yīng)用。
• 接收機(jī)復(fù)雜度。高速通信領(lǐng)域仍在評估MLSD類均衡方法，以在高損耗信道上恢復(fù)數(shù)據(jù)。這些技術(shù)需要接收機(jī)內(nèi)部更強(qiáng)大的計(jì)算能力，但隨著256 GT/s信道下眼圖張開度的縮小，這些能力可能必不可少。
• 光路。隨著銅纜接近物理極限，光路成為滿足傳輸距離和拓?fù)浣Y(jié)構(gòu)需求的切實(shí)可行的選擇。PCI-SIG 指出，正在審查 8.0 版本連接器和互連的更新，同時(shí)保持向后兼容性。
• 延遲和可靠性。工作組正在驗(yàn)證延遲和前向糾錯(cuò) (FEC) 目標(biāo)，以確保實(shí)際吞吐量能夠隨信令速率而擴(kuò)展，而不僅僅是達(dá)到理論最大值。

PCIe的互操作性和合規(guī)性計(jì)劃是其在眾多市場取得成功的主要原因之一。在合規(guī)性研討會(huì)上，設(shè)備必須通過所有強(qiáng)制性測試，包括電氣和協(xié)議合規(guī)性測試，以及至少80%的互操作性測試——這種方法鼓勵(lì)企業(yè)盡早參與，同時(shí)確保生態(tài)系統(tǒng)的質(zhì)量。隨著企業(yè)開始評估PCIe 8.0在不同電路板、通道和系統(tǒng)類型上的表現(xiàn)，這些重要性只會(huì)與日俱增。