PCIe 8.0 邁向 1TB/s ！

PCI Express (PCIe) 是一項存在了幾十年的基礎技術，而且這種情況短期內不會改變。該標準將在未來幾年內不斷發展演進，其背后也擁有悠久的歷史。PCIe 繼承了原始 PCI 標準的一些元素（例如配置空間、即插即用 (PnP)、塊寄存器 (BAR) 和命令 / 狀態寄存器），因此這項技術的歷史可以追溯到計算機發展史的開端。

自 2004 年推出以來，PCIe 的發展一直遵循著一個簡單的原則：每次重大版本更新都會使鏈路帶寬大致翻倍，同時保持向下兼容性。除了 PCIe 3.0 和 PCIe 4.0 之間出現重大版本更新之外，每三到四年正式推出一個新 PCIe 版本的節奏基本保持穩定。但近年來發生變化的并非更新速度，而是每次迭代的難度。早期版本通過提高傳輸速率（時鐘頻率）和編碼效率，幾乎毫不費力地提升了吞吐量。而如今，PCIe 的發展路線圖將用戶直接推向了制造公差、材料和重定時器等因素決定性能極限和成本的領域。

盡管如此，負責 PCIe 及相關標準制定的 PCI-SIG 組織仍然每三到四年穩步推出新一代 PCIe 標準，接下來要推出的是 PCIe 8.0版本。

從PCI-SIG 已經發布的 PCIe 8.0 規范草案來看，其單通道速率目標為 256.0GT/s，在 x16 配置下可實現高達 1TB/s 的雙向帶寬，這標志著 PCI Express 技術發展迎來重要里程碑。該標準將 PCIe 技術路線圖順利延伸至下一個十年，同時保留了向后兼容特性 —— 正是這一特性讓 PCIe 成為業界最值得信賴的互聯總線。

PCIe 8.0 不應僅僅被視為一次速率提升的新一代標準，更應看作一個系統級的關鍵轉折點。它將對 PCIe 控制器、PHY 及其在先進 SoC 與加速器平臺中的集成方案提出全新要求。

為何PCIe 8.0至關重要

系統性能已不再受計算能力限制。隨著加速器規模不斷擴大、內存層級愈發復雜，數據傳輸效率日益成為系統效能的決定性因素，甚至是瓶頸所在。PCIe 互聯已不再僅用于實現 CPU 與終端設備的連接，還能支撐更高性能、更低延遲的橫向擴展，同時也為多 CPU 與多終端間的 GPU 算力縱向擴展提供了替代方案。PCIe 交換機的普及正滿足橫向與縱向擴展需求；而 PCIe 重定時器的廣泛應用，配合新型銅纜與光纖技術，進一步拓展了 PCIe 傳輸距離，使得構建 PCIe 交換矩陣成為可能，從而最大限度發揮低延遲 PCIe 互聯的價值。

PCIe 8.0 延續了 PCI-SIG 約每三年帶寬翻倍的節奏，在沿用現有編程與軟件模型的基礎上實現更高吞吐。對于 SoC 架構師而言，這意味著無需大幅改動平臺架構或軟件棧，即可持續擴展 I/O 帶寬并降低延遲。

從控制器角度看，PCIe 8.0 進一步凸顯了高可擴展控制器架構、超高速率下高效事務處理、持續高帶寬壓力下穩健流控與協議效率的重要性。盡管這些特性在前幾代標準中同樣存在，但 PCIe 8.0 的演進將相關要求提升至新高度。

PCIe 8.0為SoC與加速器設計者帶來的價值

單通道 256GT/s 的速率下，PCIe 8.0 在 16 通道配置中可實現高達 1TB/s 的總雙向帶寬。依托這一能力，業界將實現更快的 CPU - 加速器通信、更優的加速器間擴展能力，而最為關鍵的是，內存與網絡子系統的利用率將大幅提升。

對于 PCIe 控制器 IP 而言，這一代標準著重強調協議效率與可擴展性，確保 PHY 層面的高速率能夠轉化為系統層面真實可用的帶寬。同樣重要的是，PCIe 8.0 保持對前代 PCIe 標準的向后兼容，使控制器 IP 能夠支持多代混合環境與長期演進的軟件生態。

256GT/s下面臨的全新挑戰

隨著 PCIe 數據速率不斷攀升，控制器與 PHY 的行為與系統設計緊密耦合。在 256GT/s 速率下，維持鏈路可靠性需要 PHY 層與控制器層精準協同。鏈路訓練、均衡管理與錯誤處理必須在各類信道與系統配置下保持穩定可控。控制器 IP 廠商正著力于定義完善的控制器 - PHY 接口、穩健的鏈路管理與恢復機制，以及與交換機、重定時器的互操作性。

隨著 PCIe 互聯需求從 PCB 板內延伸至更遠距離，支持數英尺傳輸的先進銅纜技術日益成熟。而進一步拓展 PCIe 傳輸距離的需求，正推動 PCI-SIG 制定基于光纖的 PCIe 規范。PCIe 6.0 以及當前的 PCIe 7.0 重定時器規范已包含支持光纖 PCIe 的可選工程變更通知（ECN）。這一趨勢極有可能延續至 PCIe 8.0 規范，使 PCIe 互聯傳輸距離從傳統 PCB 板上的數英寸擴展至數米，進一步拓展覆蓋范圍，支撐橫向擴展與解耦式計算架構。

最后，隨著速率提升，驗證工作無疑將成為整體項目風險的重要組成部分。PCIe 8.0 的成功集成取決于多項因素，包括控制器與 PHY 行為的精準流片前建模、信道傳輸距離與使用模型建模，以及一如既往的全生態互操作性測試。控制器 IP 在此過程中占據核心地位，承擔鏈路初始化、錯誤處理與系統級魯棒性管控的關鍵角色。

展望未來

PCIe 8.0 是高速 I/O 技術演進的關鍵一步。盡管亮眼的速率指標備受關注，但其長期成功取決于控制器、PHY 與系統架構在該速率下的協同效率。對于研發下一代 SoC 與加速器的客戶而言，提前規劃至關重要，將 PCIe 8.0 的應用與整體系統目標緊密結合尤為關鍵。

來源：EETOP綜合編輯

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