窺見3D堆疊半導(dǎo)體中的隱藏隱患

（本文編譯自Electronic Design）

當(dāng)前最先進(jìn)的邏輯芯片與存儲(chǔ)芯片，是由晶體管和互連結(jié)構(gòu)構(gòu)成的超復(fù)雜網(wǎng)絡(luò)，其制造精度要求達(dá)到零點(diǎn)幾納米級(jí)別。在這一微小尺寸下，即便是硅片深層的微裂紋等原子級(jí)缺陷，也可能導(dǎo)致芯片性能衰減，甚至完全失效。全環(huán)繞柵極（GAA）、納米片晶體管等新型架構(gòu)雖能維持器件微縮的節(jié)奏，卻也讓結(jié)構(gòu)缺陷的檢測(cè)難度大幅提升。

加之芯粒技術(shù)與2.5D、3D集成等先進(jìn)封裝方案的興起，大尺寸硅裸片被分割為更小的芯粒，并集成至單一封裝體中。

英偉達(dá)B100 Blackwell GPU就是一個(gè)應(yīng)用實(shí)例。該封裝體內(nèi)包含兩枚掩模版尺寸的加速器芯片，通過(guò)高帶寬鏈路實(shí)現(xiàn)互連；芯片上下邊緣均集成有3D堆疊HBM，以實(shí)現(xiàn)數(shù)據(jù)的就近存取。芯片或封裝環(huán)節(jié)的任一單點(diǎn)缺陷，都可能影響整個(gè)器件的運(yùn)行，為失效分析和良率優(yōu)化工作增添諸多難點(diǎn)。

更為先進(jìn)的顯微鏡技術(shù)能幫助工程師深入觀察芯片表層之下的結(jié)構(gòu)，助力發(fā)現(xiàn)這些隱藏缺陷；而三維重構(gòu)等分析技術(shù)，則能進(jìn)一步清晰呈現(xiàn)觀測(cè)結(jié)果。

目前，芯片和封裝層級(jí)缺陷觀測(cè)面臨哪些挑戰(zhàn)？先進(jìn)量測(cè)工具在新工藝節(jié)點(diǎn)研發(fā)及大規(guī)模量產(chǎn)階段的重要性為何日益凸顯？

先進(jìn)封裝工藝的核心組成要素有哪些？

先進(jìn)封裝之所以冠以“先進(jìn)”之名，是因?yàn)樗噍^于傳統(tǒng)的二維平面芯片布局實(shí)現(xiàn)了代際跨越。通過(guò)將芯粒更緊密地鍵合，2.5D和3D堆疊架構(gòu)能夠提升計(jì)算性能與能效，同時(shí)實(shí)現(xiàn)器件尺寸的進(jìn)一步小型化。這些特性正是高性能應(yīng)用場(chǎng)景的核心需求，因此各類先進(jìn)封裝方案的研發(fā)與市場(chǎng)需求高度契合。

盡管如此，企業(yè)仍需應(yīng)對(duì)多項(xiàng)共性挑戰(zhàn)，包括合格裸片篩選、芯粒翹曲、檢測(cè)篩查、鍵合精度控制、靜電放電防護(hù)，以及尤為重要的熱管理問題。

首先，合格裸片的早期篩選直接影響生產(chǎn)成本與生產(chǎn)效率，是保障鍵合工藝成功的關(guān)鍵。但裸片被分割為芯粒后，芯粒翹曲會(huì)對(duì)鍵合的質(zhì)量與精度造成影響。因此，對(duì)鍵合工藝進(jìn)行實(shí)時(shí)補(bǔ)償成為重中之重，例如調(diào)整鍵合的對(duì)位角度、壓力與溫度參數(shù)。盡早并頻繁地完成這類參數(shù)調(diào)整，是提升生產(chǎn)良率的關(guān)鍵舉措。

此外，每一顆芯片都要?dú)v經(jīng)數(shù)百道制造與封裝工序，過(guò)程中會(huì)不斷積聚靜電荷。若靜電荷未得到有效控制，將導(dǎo)致器件失效，因此制造商必須將靜電放電防護(hù)列為重點(diǎn)工作，避免造成重大損失。不僅如此，先進(jìn)的堆疊架構(gòu)還會(huì)產(chǎn)生大量熱量，對(duì)熱解決方案的效率提出了更高要求。

裸片級(jí)故障隔離與缺陷分析面臨哪些常見挑戰(zhàn)？這些挑戰(zhàn)與單片式芯片設(shè)計(jì)相關(guān)挑戰(zhàn)相比有何不同？

裸片級(jí)缺陷與故障通常源于半導(dǎo)體制造環(huán)節(jié)，例如多晶硅/金屬短路、硅片裂紋、橋接、顆粒污染，以及勢(shì)壘層缺陷、金屬短路等各類問題，都會(huì)直接影響器件的可靠性與良率表現(xiàn)。圖1展示了數(shù)類不同的裸片級(jí)故障與缺陷圖像。

圖1：常見裸片級(jí)故障與缺陷的圖像。

對(duì)比多芯片與單片式芯片設(shè)計(jì)，二者的技術(shù)復(fù)雜度存在顯著差異。單片式芯片設(shè)計(jì)可將各類元件集成至單一硅基裸片，此舉雖能降低互連結(jié)構(gòu)的復(fù)雜度，卻將技術(shù)挑戰(zhàn)轉(zhuǎn)移至高效熱管理，以及高集成結(jié)構(gòu)內(nèi)部的缺陷檢測(cè)與隔離環(huán)節(jié)。

而多芯片設(shè)計(jì)則會(huì)進(jìn)一步提升失效風(fēng)險(xiǎn)（見圖2）。高密度、高復(fù)雜度的互連結(jié)構(gòu)，加之先進(jìn)封裝工藝與異質(zhì)集成技術(shù)的應(yīng)用，可能引發(fā)電遷移、金屬間化合物相取向異常、空洞形成、熱管理難題及材料失配等一系列問題。

圖2：多芯片芯片設(shè)計(jì)會(huì)增加亞表面缺陷的產(chǎn)生風(fēng)險(xiǎn)。

隨著多芯片集成技術(shù)的普及，裸片故障隔離與缺陷分析工作的復(fù)雜度也勢(shì)必不斷攀升。如今的芯片密度更高、互連關(guān)系更復(fù)雜，即便是極其微小的缺陷，也會(huì)對(duì)整個(gè)系統(tǒng)的性能和可靠性造成影響。

工程師與半導(dǎo)體制造商正著手采用新一代量測(cè)工具和跨學(xué)科分析方法以應(yīng)對(duì)這一需求。通過(guò)使用可將電學(xué)、熱學(xué)及結(jié)構(gòu)診斷整合為統(tǒng)一工作流程的工具，他們能夠在研發(fā)周期更早階段定位故障點(diǎn)，助力加快良率提升與產(chǎn)品認(rèn)證的進(jìn)程。

芯片制造商該如何克服這些挑戰(zhàn)？

一系列先進(jìn)的量測(cè)與分析技術(shù)能夠助力解決芯片級(jí)故障和缺陷分析相關(guān)難題，其中核心技術(shù)包括鎖相熱成像、掃描聲學(xué)顯微鏡、微計(jì)算機(jī)斷層掃描、聚焦離子束掃描電子顯微鏡以及透射電子顯微鏡。這些技術(shù)均是單片式和先進(jìn)封裝設(shè)計(jì)中，開展缺陷表征與根因分析的關(guān)鍵技術(shù)。

鎖相熱成像、掃描聲學(xué)顯微鏡、微計(jì)算機(jī)斷層掃描這三種無(wú)損失效分析方法，可在保留樣品的前提下，評(píng)估互連結(jié)構(gòu)的完整性，定位分層、空洞及短路類缺陷的位置并分析其分布特征。借助這些技術(shù)，能獲得豐富的尺寸維度信息，為早期故障定位和工藝優(yōu)化提供支撐。

半導(dǎo)體企業(yè)可利用聚焦離子束掃描電子顯微鏡，整合高分辨率掃描電鏡成像、高精度聚焦離子束刻蝕與元素成分分析功能，突破單純的缺陷檢測(cè)范疇，實(shí)現(xiàn)精準(zhǔn)的故障根因判定。該技術(shù)可針對(duì)特定位置制備截面樣品，開展精細(xì)化的結(jié)構(gòu)與化學(xué)性質(zhì)檢測(cè)，讓工程師能更精準(zhǔn)地對(duì)界面分層、微空洞、金屬化層不連續(xù)等深埋缺陷的性質(zhì)進(jìn)行量化分析與可視化呈現(xiàn)。

聚焦離子束掃描電子顯微鏡還可作為原子級(jí)分析的橋梁，其能夠提取被稱為“薄片樣品”的芯片超薄截面樣本，供工程師通過(guò)透射電子顯微鏡開展后續(xù)分析。該薄片樣品由聚焦離子束掃描電子顯微鏡的聚焦離子束從微小樣品表面切割而成，再被減薄至100納米以下，以滿足高分辨率成像和晶體學(xué)診斷的需求，填補(bǔ)了顯微結(jié)構(gòu)觀測(cè)與納米尺度研究之間的技術(shù)空白。

聚焦離子束掃描電子顯微鏡技術(shù)是現(xiàn)代失效分析的基石，它能將無(wú)損檢測(cè)方法完成的初始缺陷定位，進(jìn)一步轉(zhuǎn)化為對(duì)缺陷成因和材料相互作用的全面解析。上述技術(shù)協(xié)同應(yīng)用，可為工程師呈現(xiàn)下一代半導(dǎo)體器件內(nèi)部的“多尺度”觀測(cè)視角，實(shí)現(xiàn)從宏觀故障測(cè)繪到原子級(jí)缺陷識(shí)別的全維度分析。

為何在半導(dǎo)體封裝研發(fā)階段盡早獲取量測(cè)與缺陷分析數(shù)據(jù)至關(guān)重要？

盡早獲取量測(cè)與缺陷分析數(shù)據(jù)，對(duì)于加快工藝成熟、降低封裝整體研發(fā)成本、提升良率具有關(guān)鍵意義，同時(shí)也能推動(dòng)半導(dǎo)體封裝研發(fā)從傳統(tǒng)的試錯(cuò)模式，向以數(shù)據(jù)為核心、精準(zhǔn)可控的工藝模式轉(zhuǎn)型。

隨著封裝技術(shù)從二維平面向異質(zhì)2.5D、3D集成演進(jìn)，工藝變量與失效模式的數(shù)量呈指數(shù)級(jí)增長(zhǎng)。

在研發(fā)早期就能洞悉材料特性、互連可靠性及鍵合界面質(zhì)量，工程師便能基于數(shù)據(jù)更快做出可靠決策，同時(shí)最大限度降低風(fēng)險(xiǎn)，實(shí)現(xiàn)產(chǎn)品更快上市、長(zhǎng)期可靠性提升與良率提高。這些都是異質(zhì)集成與先進(jìn)封裝時(shí)代的核心競(jìng)爭(zhēng)優(yōu)勢(shì)。

在先進(jìn)封裝工藝研發(fā)過(guò)程中，何種工作流程能最有效地應(yīng)對(duì)量測(cè)與缺陷分析的各類挑戰(zhàn)？

借助當(dāng)前現(xiàn)有的先進(jìn)分析工具，應(yīng)對(duì)半導(dǎo)體封裝領(lǐng)域挑戰(zhàn)的最有效方式，是整合鎖相熱成像、聚焦離子束掃描電子顯微鏡、透射電子顯微鏡與微計(jì)算機(jī)斷層掃描技術(shù)。這些技術(shù)具備天然的互補(bǔ)性，能夠全方位呈現(xiàn)復(fù)雜2.5D、3D器件中結(jié)構(gòu)與電學(xué)缺陷的形成及演化過(guò)程。

鎖相熱成像與微計(jì)算機(jī)斷層掃描可協(xié)同探測(cè)先進(jìn)封裝結(jié)構(gòu)內(nèi)部深埋的隱藏缺陷，兩種技術(shù)各自捕捉不同維度的信息：鎖相熱成像能精準(zhǔn)捕捉有源電學(xué)或熱學(xué)異常，微計(jì)算機(jī)斷層掃描則可清晰呈現(xiàn)裂紋、空洞的三維細(xì)節(jié)結(jié)構(gòu)及互連完整性。二者結(jié)合，可構(gòu)建一套高效的無(wú)損失效分析與質(zhì)量保證工作流程，助力芯片研發(fā)團(tuán)隊(duì)在不損傷器件的前提下，更快發(fā)現(xiàn)問題。

聚焦離子束掃描電子顯微鏡的核心作用，是為高分辨率成像制備特定位置的截面與薄片樣品，使工程師能通過(guò)透射電子顯微鏡或掃描電子顯微鏡，直接觀測(cè)器件的微觀結(jié)構(gòu)與界面特征，從而以原子級(jí)精度定位電學(xué)失效或工藝偏差的根本原因。

通過(guò)整合鎖相熱成像、微計(jì)算機(jī)斷層掃描、聚焦離子束掃描電子顯微鏡與透射電子顯微鏡技術(shù)，半導(dǎo)體制造商可形成一套全面且互補(bǔ)的缺陷分析方案，實(shí)現(xiàn)對(duì)電學(xué)與物理失效機(jī)制的全覆蓋。這一集成化工作流程不僅能提升分析效率與吞吐量，還能保障器件的結(jié)構(gòu)完整性與電熱可靠性，而這兩點(diǎn)正是2.5D、3D集成及基于芯粒的架構(gòu)所必備的關(guān)鍵特性。

靜電放電面臨哪些挑戰(zhàn)？先進(jìn)封裝技術(shù)本身能如何解決其中部分問題，量測(cè)技術(shù)又該如何為長(zhǎng)期可靠性測(cè)試提供支撐？

隨著器件架構(gòu)向更小制程、更高程度異質(zhì)集成及更精細(xì)互連結(jié)構(gòu)演進(jìn)，器件對(duì)靜電損傷的敏感度大幅提升。為降低此類風(fēng)險(xiǎn)，先進(jìn)封裝解決方案至關(guān)重要，其不僅能實(shí)現(xiàn)全面的靜電放電合規(guī)設(shè)計(jì)，還能在整個(gè)生產(chǎn)流程中建立質(zhì)量保證與質(zhì)量控制測(cè)試體系。

在當(dāng)下的半導(dǎo)體領(lǐng)域，靜電放電是一種隱蔽且日益突出的威脅。隨著2.5D和3D封裝設(shè)計(jì)的普及，在封裝體中集成防護(hù)設(shè)計(jì)成為關(guān)鍵。防靜電材料、經(jīng)優(yōu)化的互連布局及用于釋放靜電荷的導(dǎo)電通路均可集成于封裝平臺(tái)中。業(yè)界正研發(fā)抗靜電電介質(zhì)、接地重布線層、導(dǎo)電膠等材料，確保靜電荷在接觸敏感電路前被安全導(dǎo)除。

通過(guò)晶圓級(jí)封裝、扇出型封裝工藝、封裝通孔設(shè)計(jì)及對(duì)電介質(zhì)帶電的精準(zhǔn)管控，可將靜電水平控制在損傷閾值以下。

同時(shí)，半導(dǎo)體制造商會(huì)部署在線監(jiān)測(cè)系統(tǒng)，在芯片研發(fā)的裸片搬運(yùn)、鍵合、塑封等關(guān)鍵工序中，對(duì)靜電放電行為進(jìn)行實(shí)時(shí)追蹤。電荷板監(jiān)測(cè)儀與傳感器將數(shù)據(jù)直接傳輸至質(zhì)量保證/質(zhì)量控制監(jiān)控面板，工程師可憑借實(shí)時(shí)數(shù)據(jù)洞察工藝狀態(tài)，在微小問題演變?yōu)閷?dǎo)致良率損失的重大問題前，及時(shí)微調(diào)工藝參數(shù)。

封裝工序完成后，可靠性測(cè)試團(tuán)隊(duì)將采用人體放電模型、機(jī)器放電模型、帶電器件模型等加速靜電放電應(yīng)力測(cè)試模型開展驗(yàn)證工作。新一代封裝體通常會(huì)內(nèi)嵌測(cè)試結(jié)構(gòu)與微型傳感器，用于捕捉放電行為，助力定位設(shè)計(jì)薄弱點(diǎn)，提升器件長(zhǎng)期可靠性。

上述內(nèi)置防護(hù)與監(jiān)測(cè)設(shè)計(jì)均符合各類全球可靠性標(biāo)準(zhǔn)，如汽車電子委員會(huì)Q100 標(biāo)準(zhǔn)、國(guó)際標(biāo)準(zhǔn)化組織9001標(biāo)準(zhǔn)及電子器件工程聯(lián)合委員會(huì)JESD22標(biāo)準(zhǔn)，確保所有封裝體均滿足嚴(yán)苛的質(zhì)量要求。隨著人工智能驅(qū)動(dòng)分析技術(shù)的發(fā)展，企業(yè)可利用靜電放電數(shù)據(jù)開展可靠性預(yù)測(cè)，通過(guò)訓(xùn)練算法識(shí)別互連結(jié)構(gòu)退化與電介質(zhì)擊穿的早期預(yù)警信號(hào)。

由此，靜電放電防護(hù)已從傳統(tǒng)的被動(dòng)應(yīng)對(duì)手段，逐步發(fā)展為融合材料科學(xué)、量測(cè)技術(shù)與機(jī)器學(xué)習(xí)的智能化、預(yù)測(cè)性生態(tài)體系，保障芯片的可靠性與安全性。

先進(jìn)封裝技術(shù)的發(fā)展前景如何？

先進(jìn)封裝技術(shù)的創(chuàng)新重心將從晶體管級(jí)微縮轉(zhuǎn)向系統(tǒng)級(jí)集成，四大趨勢(shì)將重塑該領(lǐng)域的發(fā)展格局：真正的3D異質(zhì)集成、智能化在線量測(cè)、熱適配材料及人工智能驅(qū)動(dòng)的可持續(xù)制造。

芯粒技術(shù)也正從概念走向大規(guī)模商用，晶圓代工廠、專業(yè)封測(cè)廠與系統(tǒng)集成商均將通用芯?；ミB標(biāo)準(zhǔn)列為研發(fā)重點(diǎn)，如UCIe、多線互連技術(shù)，這些標(biāo)準(zhǔn)可實(shí)現(xiàn)不同廠商的邏輯、存儲(chǔ)與模擬芯片之間的即插即用互操作性。芯粒技術(shù)最初主要應(yīng)用于高性能計(jì)算與人工智能加速領(lǐng)域，如今正迅速拓展至邊緣處理器與汽車系統(tǒng)級(jí)芯片領(lǐng)域。

與此同時(shí)，晶圓對(duì)晶圓混合鍵合、超高精細(xì)重布線層、垂直互連等新技術(shù)的創(chuàng)新，正推動(dòng)真正的三維系統(tǒng)級(jí)封裝架構(gòu)落地。這些技術(shù)雖能帶來(lái)超高帶寬與能效的技術(shù)優(yōu)勢(shì)，卻也引發(fā)了機(jī)械應(yīng)力、熱管理、納米級(jí)空洞等新的可靠性挑戰(zhàn)。

要解決這些挑戰(zhàn)，需要依托原子級(jí)工藝控制、多物理場(chǎng)仿真與高分辨率量測(cè)技術(shù)。這些工具正成為下一代三維堆疊技術(shù)的核心支撐。

量測(cè)技術(shù)如何發(fā)展以應(yīng)對(duì)3D芯片架構(gòu)的復(fù)雜性挑戰(zhàn)？

量測(cè)領(lǐng)域正從靜態(tài)的檢測(cè)節(jié)點(diǎn)，向動(dòng)態(tài)、數(shù)據(jù)驅(qū)動(dòng)的控制系統(tǒng)轉(zhuǎn)型。未來(lái)的產(chǎn)線將不再依賴制程后的檢測(cè)，而是采用原位與在線分析技術(shù)，實(shí)時(shí)融合聚焦離子束、掃描電子顯微鏡、X射線、聲學(xué)及光學(xué)成像數(shù)據(jù)。借助人工智能驅(qū)動(dòng)的缺陷分類與機(jī)器學(xué)習(xí)預(yù)測(cè)技術(shù)，還能在良率受到影響前提前識(shí)別問題。

依托這些技術(shù)能力，數(shù)字孿生也將成為現(xiàn)實(shí)，通過(guò)整合結(jié)構(gòu)、熱學(xué)和電學(xué)數(shù)據(jù)，構(gòu)建整個(gè)封裝流程的虛擬模型。量測(cè)與制造環(huán)節(jié)的打通，能讓晶圓廠實(shí)現(xiàn)自優(yōu)化，縮短生產(chǎn)周期，同時(shí)提升一次通過(guò)率，維持更嚴(yán)格的工藝容差。

隨著器件密度不斷提升，散熱正成為新的技術(shù)瓶頸。這一背景下，低熱膨脹系數(shù)襯底的相關(guān)研究持續(xù)推進(jìn)，高導(dǎo)熱性電介質(zhì)、甚至液態(tài)或嵌入式冷卻層技術(shù)正逐步涌現(xiàn)。高端應(yīng)用領(lǐng)域中，先進(jìn)陶瓷與玻璃等材料的應(yīng)用勢(shì)頭日益強(qiáng)勁，有望替代目前使用的有機(jī)層壓板，同時(shí)實(shí)現(xiàn)更優(yōu)異的信號(hào)完整性與熱可靠性。

互連技術(shù)的發(fā)展藍(lán)圖已突破銅材料的范疇，鈷、釕金屬及無(wú)勢(shì)壘金屬化技術(shù)的研發(fā)正在推進(jìn)，以攻克電遷移和電阻微縮的難題，同時(shí)為3D邏輯堆疊所需的更精細(xì)節(jié)距與更高電流密度提供支撐。

可持續(xù)發(fā)展將以何種方式融入先進(jìn)封裝的未來(lái)發(fā)展？

晶圓廠正通過(guò)采用更環(huán)保的化學(xué)工藝、可回收能源的量測(cè)工具以及閉環(huán)水系統(tǒng)，力求降低碳足跡。與此同時(shí)，人工智能驅(qū)動(dòng)的工藝控制技術(shù)借助失效分析、量測(cè)和可靠性測(cè)試所產(chǎn)生的數(shù)據(jù)，重新定義生產(chǎn)模式。自主學(xué)習(xí)系統(tǒng)能夠?qū)崟r(shí)預(yù)測(cè)、檢測(cè)并修正問題，推動(dòng)制造環(huán)節(jié)向全自主優(yōu)化邁進(jìn)。

在設(shè)計(jì)階段，可持續(xù)性與可靠性實(shí)現(xiàn)協(xié)同優(yōu)化。EDA-DFM技術(shù)與失效分析驅(qū)動(dòng)設(shè)計(jì)技術(shù)相融合，實(shí)現(xiàn)了中介層、裸片和封裝層級(jí)的跨域仿真。這一整體化設(shè)計(jì)方法，讓未來(lái)的芯片朝著更小、更快、更智能、更耐用且更具可持續(xù)性的方向發(fā)展。

未來(lái)五年，先進(jìn)封裝將從半導(dǎo)體行業(yè)的配套角色，逐步發(fā)展成為核心創(chuàng)新引擎。3D集成、先進(jìn)材料、智能量測(cè)與可持續(xù)發(fā)展的融合，將成為半導(dǎo)體企業(yè)構(gòu)建競(jìng)爭(zhēng)優(yōu)勢(shì)的關(guān)鍵，而芯片性能的評(píng)判標(biāo)準(zhǔn)，也將聚焦于能效、可靠性和綜合價(jià)值影響。