TSV導致的那些制造瓶頸

（本文編譯自Semiconductor Engineering）

硅通孔(TSV)為高帶寬存儲器堆疊、硅中介層和新興的3D芯片堆疊中的DRAM芯片之間提供必要的互連，但隨著TSV尺寸的縮小，其制造成本越來越高，也越來越容易出現工藝缺陷。

TSV對于集成MEMS、射頻、模擬IC、GPU等器件至關重要。它們能夠提升單個芯片的性能，并作為高頻電信號的垂直傳輸線，從而改善多芯片系統的性能。然而，隨著器件整體密度的增加，TSV密度也隨之提高。這反過來又要求更小的通孔間距和/或更小的TSV尺寸以及更小的微凸點，而這些都可能導致信號完整性問題，從而需采要新的屏蔽方法，并加速向混合鍵合技術升級。

目前，具備先進封裝組裝能力的企業數量有限，這也導致本輪人工智能產業熱潮下，高帶寬內存（HBM）及其他主流存儲器出現供應短缺，而制造采用TSV技術的2.5D和3D系統所需的先進封裝能力卻未能跟上爆炸式增長的需求。

TSV可在制造流程的前段、中段或后段進行制造，這通常決定了由哪一方負責集成該工藝。例如，像日月光（ASE）和安靠（Amkor）這樣的OSAT廠商通常進行后段TSV制造（或稱TSV暴露工藝），而像臺積電（TSMC）和三星（Samsung）這樣的代工廠則進行TSV前段和中段制造（在FEOL之后）的工藝。英特爾代工業務則將TSV工藝同時整合至中介層和嵌入式芯片平臺中。

TSV的尺寸范圍也很廣。對于2nm及以下的工藝節點，納米TSV（尺寸小于100nm）將電源軌連接到晶體管，從而更高效地為器件供電。另一方面，硅中介層中的TSV尺寸可達10μm及以上，貫穿整個減薄的硅晶圓，并通過焊球連接到上方的芯片或下方的PCB。

TSV對機械應力非常敏感，因此需要設置“隔離區”來限制通孔之間的距離。這類高深寬比的結構易產生空洞、接縫等缺陷，這就需要優化蝕刻和電鍍工藝，以確保良率和長期可靠性。

TSV：特殊的銅互連技術

TSV技術大約在20年前開始發展，當時東芝率先將其應用于CMOS圖像傳感器，爾必達則將其集成到智能手機的DRAM芯片中。在當時，TSV提供的連接性能優于引線鍵合和倒裝芯片凸點，同時作為芯片級封裝的延伸技術，不會增加封裝體的尺寸。

此后，TSV逐漸在CMOS圖像傳感器、FPGA、HBM堆疊、傳感器、MEMS/邏輯、射頻模塊、緩存/處理器堆疊中得到廣泛應用，未來還將用于光子集成電路與電子集成電路的互連。

HBM或許是TSV應用領域中最受關注的案例，而HBM的制造商——美光、SK海力士和三星——均自行完成TSV工藝。HBM內部的TSV直徑通常為2至5微米，深度為30至60微米。HBM芯片制造商采用中段通孔工藝（在前端器件之后形成通孔），因為該工藝能夠在TSV密度、成本和散熱限制之間取得最佳平衡。TSV以規則的陣列排列，避開了模擬電路和高應力區域。

硅中介層通過TSV實現垂直互連，同時通過重布線層實現水平互連。硅中介層內部的TSV比HBM中使用的TSV更大，通常直徑為5到20微米，深度為80到120微米，以簇狀形式排列在微凸點陣列下方、布線通道沿線、芯片邊緣及電源供電區域。硅中介層主要由晶圓代工廠制造，也有部分企業專注于中介層代工服務，但具備先進工藝能力的企業寥寥無幾。受人工智能產業擴張的影響，整個硅中介層供應鏈已處于承壓狀態，未來行業格局或將發生變革。

TSV制造過程

TSV制造的每一步都很重要，但其中一些步驟尤其具有挑戰性。

隨著特征尺寸的縮小，蝕刻工藝的難度也隨之增加，因為在保持近乎垂直輪廓的同時，清除深孔底部蝕刻產生的副產物變得越來越困難。該輪廓決定了后續薄膜（氧化層襯里、阻擋層和銅籽晶層）的附著力和貼合度。如果任何一層薄膜頂部發生擠壓脫落，就會形成空隙，從而影響器件的可靠性。

刻蝕完成后，需通過銅電鍍對通孔進行填充，理想狀態為自底向上填充，這對電鍍液的化學配方控制提出了極高要求。填充完成后，化學機械拋光(CMP)可去除多余銅層。最后一個關鍵步驟是通孔暴露：將晶圓安裝在載體上并用臨時粘合劑固定后，整個晶圓會分階段進行研磨——粗磨、中磨和細磨——最后進行CMP以接近通孔的底部位置。

實現高精度的TSV暴露工藝，需完成以下步驟：

• 通過博世蝕刻法在硅上確定TSV深度（因該暴露工藝為“盲孔”暴露）；

• 均勻旋涂鍵合膠和離型層，然后烘烤、固化，并將器件晶圓鍵合到載體上；

• 使用粗磨、中磨、細磨，將硅背面磨至與TSV底部相差幾微米，直至達到鏡面般的光潔度；

• CMP通過粗、中、細三種平面化方式進行；

• 利用等離子蝕刻技術實現硅通孔暴露；

• 沉積氮化硅薄膜作為拋光擋層；

• 在TSV頂部沉積厚二氧化硅層；

• CMP再次使硅通孔完全暴露。

重要的是，最終的通孔暴露是最具挑戰性的步驟?！霸诳深A見的未來，Amkor預計TSV的鉆孔和填充公差不會比現在更嚴格，”Amkor先進3D產品總監Rick Reed表示，“也就是說，如果未來對更薄硅中介層的需求導致最終中介層厚度低于50微米，那么TSV形成的公差可能會變得更嚴格，以滿足需求?！?/p>

蝕刻暴露后，TSV仍然受氧化物襯層的保護，防止金屬暴露于空氣中?！俺跏嘉g刻暴露后，TSV上仍然覆蓋著絕緣襯層，就像銅TSV上的一層護套，”Reed表示，“然后我們在其表面沉積一層氮化物薄膜，以鈍化硅片，再沉積一層厚氧化硅層，雖然不能完全覆蓋所有TSV，但至少能起到保形涂覆的作用。之后進行CMP工藝，將氧化硅層拋光至氮化硅拋光停止層處。此時，暴露的銅質TSV與氮化硅鈍化層完全共面，恢復了半導體行業所需的平面加工表面。”

完成上述步驟后，企業可通過沉積重布線層或凸點，實現與下一層晶圓的互連，混合鍵合則是另一可選方案。

在晶圓減薄工藝優化過程中，臨時鍵合材料的選擇至關重要。器件晶圓可以安裝在硅晶圓或玻璃載體上。主要考慮因素包括熱預算、脫鍵方法以及與薄膜（包括氮化硅、硅或金屬）的兼容性。

“多數先進工藝都傾向于采用機械和激光脫粘方法，實現載片與器件晶圓的高效分離，”Brewer Science應用經理Seth Molenhour表示，“我們還需要充分了解器件晶圓的特征形貌，特別是這些特征的高度。基于這些信息，并使用標準熱塑性粘合材料，就能知道需要涂覆厚度，從而實現器件晶圓的保護與載片的鍵合。確保器件特征得到均勻覆蓋，可以形成更牢固的鍵合層，從而大大降低后續工藝中發生分層的風險?！?/p>

晶圓減薄工藝的一項關鍵指標是總厚度偏差(TTV)，即晶圓上最厚處和最薄處的厚度差。對于硅片而言，通常使用激光干涉儀在晶圓的數百個點上進行測量。TTV是大批量制造中必須保證晶圓間和批次間一致性的質量指標。

“對于堆疊和陣列而言，TTV低于5%非常重要，”Brewer Science高級應用工程師Amit Kumar表示，“TTV超過5%會導致鍵合不均勻，最終導致器件粘合力下降或分層問題。”

臨時鍵合膜和脫粘膜通常采用旋涂法涂覆在晶圓上，經低溫固化實現鍵合。加工完成后，采用激光脫粘工藝，該激光的波長可穿透硅片，實現器件晶圓與硅載片的分離。離型完成后，需通過簡易清洗，使晶圓恢復至涂覆鍵合膠前的狀態。

硅晶圓通常比玻璃載體更平坦，同時還能與沉積、CMP、蝕刻和其他工藝工具中的晶圓卡盤兼容。

應力管理

由于硅（2.8ppm/°C）和銅（17ppm/°C）的熱膨脹系數（CTE）不匹配，TSV工藝會產生機械應力。為了防止結構失效，工程師們進行了大量的仿真和建模工作，以了解TSV制造過程以及后續熱循環過程中應力的分布和演變。拉曼光譜、X射線衍射和有限元分析（FEA）等技術被用于測量和預測應力水平。

正是由于機械應力的存在，需在每個硅通孔周圍設置隔離區，防止應力影響有源器件的性能。目前，工程師正采用集成了機械和熱應力仿真的先進設計軟件，實現更精準的應力預測；為保障硅通孔的長期完整性，多芯片模塊需經過全面的應力測試和疲勞測試。

NanoTSV

針對2nm邏輯制程節點及未來器件，英特爾代工、臺積電、三星這三大頭部晶圓代工廠，均在研發背側供電這一創新技術。在擁有約15層銅互連的先進邏輯芯片中，通過將電源線與信號線分離，背側供電網絡可有效降低電壓降和電阻電容（RC）延遲，使功耗損失減少高達30%；同時，該技術還能釋放芯片正面的布線資源，正面布線可采用更寬松的設計規則，從而降低光刻成本。

背面供電至少有三種方法，每種方法工藝復雜度遞增，但都能帶來更好的尺寸縮放和性能優勢。最先進的方法是在器件制造之前，在環柵鰭片之間創建納米硅通孔（nanoTSV）。最基礎的方法則是將電源線從已制造的器件上方穿過。折中的方法，即所謂的電源通孔（power via），將背面電源網絡連接到正面接觸層。

構建背面供電網絡的最大挑戰之一，在于滿足背面與正面光刻互連的套刻精度要求。之所以如此困難，是因為正面晶圓經歷了顯著的減薄和多次熱循環，這往往會導致晶圓翹曲。

Imec近期發表了一種自對準方法，采用狹縫狀納米通孔(nanoTSV)和正交的背面金屬層，可實現約100nm的套刻裕量。這種先采用nanoTSV的方法還實現了一個填充TiN/W或鉬的介質通孔，將正面金屬層連接到背面埋入狹縫nanoTSV的電源軌，從而增強了布線靈活性。這項研究表明，該研究表明，通過巧妙的工藝設計，可避免采用會大幅增加制造成本的高階光刻校正技術。

結語

HBM的制造商、領先的晶圓代工廠和OSAT廠商正在提供TSV制造能力，并將其應用于芯片和模塊生產的不同階段。隨著HBM DRAM晶圓越來越薄，需要更多更小的TSV來容納不斷增加的存儲單元。

同時，當電源通過晶圓背面時，NanoTSV可在正面/背面互連之間提供關鍵連接。

但無論規?；驊萌绾?，TSV都將繼續存在，工程師們正在努力尋找更具成本效益的制造方法。