特朗普徹底沒脾氣，他猛然發(fā)現(xiàn)：美國遏華的王牌，對中國開始失效

2019年供應(yīng)鏈?zhǔn)芟藓螅簧偃顺鴥?nèi)芯片發(fā)展，認(rèn)為缺少光刻機、設(shè)計軟件和代工能力，發(fā)展難以為繼，這類看法局限在傳統(tǒng)制程縮小的老思路里，可科技發(fā)展從不止一條路。

道路受阻反而會倒逼行業(yè)另尋方向、另辟賽道，只是這場轉(zhuǎn)型要付出多少成本、能收獲多少成果，暫時還沒人說得清。

2019年，幾家美國芯片大廠對華為“斷供”幾乎形成合圍，高通、英特爾、博通等站到同一邊，外界很快就拋出一套聽上去很有道理的判斷。

你拿不到EUV光刻機，就做不出7納米以下，你再拿不到最先進(jìn)代工、EDA軟件、關(guān)鍵設(shè)備和材料，再強的芯片設(shè)計也只能停在紙面上，于是很多分析師給出類似結(jié)論：華為最多撐幾年，六年都難。

這套說法鏈條很順，但它暗含一個默認(rèn)前提：先進(jìn)制程只有一條路，就是不斷把線寬做小，而線寬要繼續(xù)做小，就必須靠EUV，所以EUV一斷，就等于無解。

問題是這個前提并不是“鐵律”，摩爾定律最早在1965年講的其實是經(jīng)驗現(xiàn)象：單位面積里晶體管數(shù)量大約每18到24個月翻一倍，它從來不是物理定律，也沒規(guī)定只能靠“尺寸越縮越小”來實現(xiàn)。

過去六十多年，業(yè)內(nèi)一直以精進(jìn)光刻精度、縮小線路尺寸為核心，搭配銅互聯(lián)、應(yīng)變硅等多項技術(shù)方案，把這條增長曲線延續(xù)下去。

但這只能說明這條路徑最成熟、最常用，并不等于理論上只有這一條路可走，把“摩爾定律=縮小尺寸=必須EUV”當(dāng)成必然，其實是把歷史上的主路線誤當(dāng)成唯一答案。

后來美國連續(xù)幾屆政府把限制越加越嚴(yán)：從禁EUV，到卡DUV，再到EDA斷供、AI芯片封鎖，整體目的就是把對手鎖死在“你只能靠尺寸微縮，而我把關(guān)鍵工具掐掉”這套框架里。

但封鎖本身也暴露一個矛盾：臺積電、三星、英特爾每年砸?guī)装賰|美元升級制程，看起來是領(lǐng)先，其實也意味著對既有路線的高度依賴。

能買到EUV時，沿著縮小尺寸走是最省事、最確定、最商業(yè)化的選擇，可當(dāng)這條路被堵到幾乎走不動，被封鎖的一方反而會被逼著去找替代方案，把競爭拉到封鎖者不那么熟、也不一定能繼續(xù)卡住的方向。

舊的制程路被卡住后，華為做了一件更關(guān)鍵的事：先把問題換個問法，芯片追到最后，到底是為了把晶體管做得更小，還是為了讓計算更快？

如果真正要的是算力，那決定快慢的不只晶體管“開關(guān)有多快”，還包括信號在電路里跑得有多快，換句話說，計算速度可以看成兩部分疊加：開關(guān)速度 + 信號傳輸速度。

傳統(tǒng)路線幾乎把精力都押在開關(guān)速度上，而這又高度依賴光刻和制程節(jié)點，當(dāng)這條路走不通，去優(yōu)化信號傳輸就成了另一條能提升整體性能的路。

對應(yīng)到工程做法，不再局限于平面排布電路線路，轉(zhuǎn)而采用立體堆疊的設(shè)計方式，縮短信號傳輸路徑、減少線路轉(zhuǎn)折，延遲更低。

這類思路常被概括為 “邏輯折疊”，改變傳統(tǒng)平面布線方式，將線路改為縱向排布，借縮短傳輸距離降低延時，目標(biāo)是讓延遲從納秒級進(jìn)一步往皮秒級靠近。

對限制的一方來說，他們想鎖死的是“幾納米”這種節(jié)點數(shù)字的評價體系，對想突圍的一方來說，就可以把衡量標(biāo)準(zhǔn)改成更貼近實際使用的指標(biāo)。

比如時間延遲、能耗效率、單位投入帶來的性能提升等，而不是只盯著“3納米、2納米”這些標(biāo)簽，但這不是省事的捷徑，而是難度更高的一本新賬。

要走通至少要過三道硬門檻，第一是三維堆疊封裝能力，涉及硅通孔、混合鍵合等關(guān)鍵工藝，才能把多層結(jié)構(gòu)穩(wěn)定堆起來，說法是已經(jīng)做到數(shù)十層的穩(wěn)定堆疊。

第二是異步電路設(shè)計，和當(dāng)下主流的同步電路相比架構(gòu)更為繁瑣，整體搭建與性能核驗的難度會高出一大截。

第三是跨層協(xié)同，從元器件、線路、邏輯框架到整體系統(tǒng)都要同步打磨，單一環(huán)節(jié)調(diào)整難見成效，任何一層拉胯都可能把整套方案拖垮。

也正因為這種系統(tǒng)性門檻太高，很多行業(yè)巨頭寧愿繼續(xù)沿著老路砸錢、交“尺寸稅”，也不愿輕易改道，這里面不只是膽子大小，更是能力結(jié)構(gòu)、研發(fā)組織和長期工程積累能不能撐得住的問題。

美國這套做法更像“掐關(guān)鍵閥門”：不讓買ASML光刻機，卡Synopsys這類EDA軟件，再限制高端AI芯片供應(yīng)，它的算盤是只要抓住幾個核心環(huán)節(jié)，整條產(chǎn)業(yè)鏈就會斷氣。

但華為在這場對抗里不只是某一個點的突破者，更像把一堆零件拼成機器的“系統(tǒng)集成者”，所以它的反擊也不是一招制勝，而是把缺口一個個補上，整體推進(jìn)，動靜不大但更成體系。

比如EDA斷供后，華為用大約兩年補齊了全流程工具鏈，底子來自2004年就開始的長期自研積累。

更有意思的是，“邏輯折疊”要用到的異步電路設(shè)計，本來就是商業(yè)EDA相對薄弱的部分，反而給自研工具指了明確方向：你卡我舊路，我就把新路的工具先做出來。

材料端也類似，日本材料配合管制時，華為聯(lián)合國內(nèi)供應(yīng)商，花了三年把部分關(guān)鍵材料性能追到同一水平。

測試儀器受限時，國內(nèi)高速示波器帶寬在五年里從8GHz做到67GHz，提升超過八倍，單項拿出來未必都能說“全球第一”，但重點不在單點排名，而在能不能把這些點連起來跑通。

真正起作用的是系統(tǒng)拼裝能力：材料、設(shè)備、工具、工藝、封裝、再到應(yīng)用場景，把這些碎片化進(jìn)展拼成一個能生產(chǎn)、能交付、能迭代的閉環(huán)。

華為過去做通信設(shè)備，懂射頻和功耗，做手機，逼著自己解決能效和散熱，做云服務(wù)，又有并行計算和算力調(diào)度的場景需求。

這種“全棧穿透”的能力結(jié)構(gòu)，跟只做手機AP、或只做GPU的公司不一樣，能把研發(fā)和工程更快擰成一股繩，封鎖因此出現(xiàn)一個尷尬的悖論：你繼續(xù)加碼，壓力會逼出更強的系統(tǒng)整合和替代。

你要是松手，新范式的產(chǎn)品可能已經(jīng)在成本和能效上站住腳，封鎖的效果不是被正面撞碎，而是被繞過去、被重構(gòu)掉、最后被新的體系替代，時間一長就越來越不靈。

回頭看2019年的“503：9”，對照到后面的現(xiàn)實，更大的教訓(xùn)可能是：把過去最成功的產(chǎn)業(yè)路徑當(dāng)成唯一真理，本身就很危險。

半導(dǎo)體持續(xù)幾十年的“拼制程節(jié)點”這套記賬法，第一次有人試著用另一套指標(biāo)體系來算賬了，下一次賽道怎么變，關(guān)鍵往往在于誰先把問題問對。